本发明涉及存储器件， 具体涉及阻变随机访问存储器件 （resistive random access memory device, RRAM)。

本发明还涉及上述阻变随机访问存储器件的制 造和操作方法。 背景'技术

目前， 微电子工业的发展推动着存储器技术的不断进 步， 提高集成密度和降低生 产成本是存储器产业追求的目标。非挥发性存 储器具有在无电源供应时仍能保持数据 信息的优点， 在信息存储领域具有非常重要的地位。

釆用阻变材料的新型非挥发性存储器具有高速 度 （<5ns )、 低功耗 （〈1V )， 高存 储密度、 易于集成等优点， 是下一代半导体存储器的强有力竞争者。 这种阻变存储器 一般具有 M-I-M (Metal- Insulator- Metal , 金属一绝缘体—金属）结构， 即在两个金 属电极之间夹有阻变材料层。

阻变材料一般是过渡金属氧化物， 常见的有 Ni0、 Ti0 ₂ 、 Hf0 ₂ 、 Zr0 ₂ 、 ZnO等等。 阻变材料可以表现出两个稳定的状态， 即高阻态和低阻态分别对应数字 "0 "和 " 1 "。 由高阻态到低阻态的转变为编程或者置位 （SET) 操作， 由低阻态到高阻态的转变为 擦除或者复位 （RESET) 操作。

按照其工作方式， 可以将阻变存储器件分为单极和双极两种。 前者在器件两端施 加单一极性的电压，利用施加电压大小不同控 制阻变材料的电阻值在高低阻态之间转 换， 以实现数据的写入和擦除； 而后者是利用施加相反极性的电压控制阻变材 料电阻 值的转换。 双极阻变存储器件在翻转速度、 器件一致性、 可靠性 （数据保持力、 可翻 转次数）、 可控性等方面的存储性能比单极阻变存储器件 的存储性能更好。

按照其基本配置， 可以将阻变存储器件分为 1T-1R或 1D-1R两种。 1T-1R结构中 的每一个存储单元由一个选通晶体管和一个阻 变存储元件组成。 通过控制选通晶体 管， 可以向指定的存储单元写入或擦除数据。 由于选通晶体管的存在， 存储单元的面 积很大部分是浪费在晶体管上， 这对于进一步提高存储器集成度造成了严重障 碍。 ID 1R配置中的每一个存储单元由一个二极管和一� ��阻变存储元件组成。 通过控制二 极管， 向指定的存储单元写入或擦除数据。 由于二极管的面积比晶体管的面积小， I D - 1R配置在提高集成度方面更具优势。

然而， 由于二极管材料的限制， 现有的 1D-1R配置的阻变存储器件只能按照单极 方式工作， 从而限制了存储性能的提高。 发明内容

本发明的目的是提供可以按照双极方式工作的 1D-1R配置的阻变随机访问存储器 件。

本发明的又一目的是提供一种制造和操作该阻 变随机访问存储器件的方法。 基于金属半导体接触原理的肖特基二极管具有 受金属材料和外加偏压控制的较 大的反向电流。 因此， 本发明人提出通过选择正反向电压偏置下二极 管开关参数合适 的肖特基二极管和双极阻变存储器串联连接， 可以实现按照双极方式工作的 ID- 1R配 置的阻变随机访问存储器件。

针对上述结构的阻变随机访问存储器件， 本发明人提出可行的操作方法。

根据本发明的一方面， 提供一种阻变随机访问存储器件， 包括阻变存储元件， 所 述阻变存储元件包括两个电极以及夹在两个电 极之间的阻变材料层，并且具有双极阻 变特性； 以及肖特基二极管， 所述肖特基二极管包括彼此接触的金属层和半 导体层， 其中， 所述肖特基二极管的金属层与所述阻变存储元 件的一个电极连接。

根据本发明的另一方面， 提供一种制造阻变随机访问存储器件的方法， 包括以下 步骤： a)在衬底上形成多晶硅层； b )在多晶硅层中掺入杂质以形成 p掺杂多晶硅层； c )对 p掺杂多晶硅层进行退火以激活掺杂剂； d )在 p掺杂多晶硅层上形成第一金属 层； e ) 在第一金属层上形成阻变材料层； f ) 在阻变材料层上形成第二金属层； g ) 对 P掺杂多晶硅层、 第一金属层、 阻变材料层和第二金属层的叠层进行图案化， 以形 成彼此分开的多个阻变随机访问存储器件。

根据本发明的又一方面， 提供一种操作阻变随机访问存储器件的方法， 其中所述 肖特基二极管的半导体层与位线连接， 所述阻变存储元件的另一个电极与字线连接， 所述方法包括：

在读操作中， 在字线和位线之间施加负向电压 V _{rad ;}

在编程操作中， 在字线和位线之间施加正向电压 V _+;

在擦除操作中， 在字线和位线之间施加负向电压 I,

其中， V,。 _ad 、 V、 V-满足以下关系： VSBT + V _S <V ₊ <V _SET +2V _S + V _L

VR ET + V, <V-<V _SET +2V _l + V _S

V, <V, _EAD < V ■+ V _T

其中， v _sl;T I _SET v _RESET 是阻变存储器件的取决阻变材料层的材料 的参数， 分别表 示使阻变存储单元从高阻态转变为低阻态的最 小电压、所需要的最小电流和使阻变存 储单元从低阻态转变为高阻态的最小电压， V D V _t 分别表示肖特基二极管的反向接近 饱和时的电压和二极管的阈值电压， 1 ₅ 表示二极管的反向饱和电流， 其中， 通过控制 半导体层的惨杂浓度使 I _s 的取值范围为 I _SET < I _s <2 I _SET

本发明实现了按照双极方式工作的 ID 1R配置的阻变随机访问存储器件， 从而既 可以占用相对小的芯片面积， 如达到 4F ² 的集成度 （F为特征尺寸）， 也可以相对于单 极阻变随机访问存储器件获得提高的存储性能 ，如更快的读写速度，更小的擦写电流， 更小的阻值和电压离散， 更长的保持时间和更高的可靠性。

在该阻变随机访问存储器件中使用了肖特基二 极管，该肖特基二极管具有比一般 的二极管更快的速度， 从而进一步提高了读写速度和可靠性。 而且， 该肖特基二极管 具有比一般的二极管更大的电流密度， 在编程过程中还可起到限流作用， 有利于提高 器件的寿命并减小阻值的离散。

该肖特基二极管可以通过对半导体层掺杂的精 确控制来获得期望的反向饱和电 流。 除此以外， 基于铂硅肖特基二极管的结构工艺简单， 与传统半导体工艺相兼容， 非常适合大规模生产。

此外， 通过在读操作、 编程操作和擦除操作选择特定范围的电压， 可以防止阻变 随机访问存储器件在操作过程中对邻近的阻变 随机访问存储器件的误操作。 因此， 本 发明的阻变随机存取存储器件可以按照高密度 集成的方式组成存储单元的阵列，在每 一条位线和每一条字线的交叉点包括一个存储 单元。 附图说明

图 1为根据本发明的阻变随机访问存储器阵列的� �意图。

图 2为图 1所示的阻变随机访问存储器阵列中的一个存� �单元的示意图，包括串 联连接的一个阻变存储元件和一个肖特基二极 管。

图 3为图 1所示的阻变随机访问存储器件进行编程 /擦除操作的示意图。

图 4为图 1所示的阻变随机访问存储器件中的一个存储� �元的典型 I-V曲线。 图 5为图 1所示的阻变随机访问存储器件的等效电路图� � 具体实施方式

以下将参照附图更详细地描述本发明。 在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。

应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个 区域 "上"、 "上面"或 "上方"时， 可以指直接位于另一层、 另一个区域上面， 或者 在其与另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该 一层、 一个区域将位于另一层、 另一个区域 "下"、 "下面"或 "下方"。

如果为了描述直接位于另一层、另一个区域上 面的情形，本文将采用"直接在…… 上面"或 "在……上面并与之邻接" 的表述方式。

在本申请中， 术语 "半导体结构"指在制造半导体器件的各个步骤� ��形成的整个 半导体结构的统称， 包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。

除非在下文中特别指出，半导体器件中的各个 部分可以由本领域的技术人员公知 的材料构成。

图 1 为根据本发明的阻变随机访问存储器阵列的示 意图， 其中示出了包括 3 X 3 个存储单元的阵列。

阻变随机访问存储器阵列包括字线 10和位线 1 1， 在字线 10和位线 11之间， 从 下至上依次还包括 p掺杂多晶硅层 14、 金属层（如 Pt ) 13和阻变材料层 12。 字线 10 和位线 11相互垂直布置， 每一根字线 10与每一根位线 11的交叉点形成一个存储单 元。

每一个存储单元为 1D-1R配置， 即包括串联连接的一个阻变存储元件和一个肖 特 基二极管（参见图 2 )。 肖特基二极管 130由 p掺杂多晶硅层 14和金属层 13构成。 阻 变存储元件 120位于肖特基二极管 130上方， 包括作为上电极的字线 10、阻变材料层 12、 以及作为下电极的金属层 13。

金属层 13由肖特基二极管 130和阻变存储元件 120共用， 并且直接将二者串联 连接， 减小了互连电阻， 从而减小了对驱动电流的需求。 代替地， 阻变存储元件 120可以具有独立的上电极， 与字线 10由相同的金属层 (在相同 /不同的步骤和 /或设备中） 或不同的金属层 （在不同的步骤和 /或设备中） 形成。

尽管未在图 1和 2中示出， 然而可以理解， 在存储单元之间 （也即， 在图 2所示 的半导体结构的周围）可以形成诸如氧化物的 绝缘材料以电隔离各个阻变随机访问存 储器件。

图 3为图 1所示的阻变随机访问存储器件进行编程 /擦除操作的示意图。 在存储 单元工作时， 例如在一条字线 WL ₂ 上施加电压 V， 在一条位线 BL ₂ 上加 0V的电压， 并 且其它的字线 WL。- WL,、 WL ₃ WL,和位线 BLo-BL„ BL ₃ - BL,断开。 施加电压的字线 WL ₂ 和 位线 BL ₂ 的交叉点处的存储单元就被选中。 由于二极管的存在， 其它的字线和位线的 交叉点处的存储单元的电路径都被阻断， 因此都不会被选中。

图 4为图 1所示的阻变随机访问存储器件中的一个存储� �元的典型 I V曲线。施 加电压 V的大小和极性决定了存储器的读写状态。 与图 2中的结构相对应， 肖特基二 极管在负电压下导通， 正电压下截止。

在编程操作中， 当阻变材料层两端的电压超过 V _SET 时， 存储单元就处于低阻态。 然而， 由于反向二极管的存在， 实际施加在字线上的电压 V更大， 大约为 1. 5〜2倍 的 V _SET 。 除此以外， 为了保证阻变材料层能够从高阻态转变到低阻 态， 肖特基二极管 在 ^电压附近的反向电流要大于阻变存储元件高� �态的电流， 这就要求肖特基二极 管必须能够提供足够大的反向电流。

在擦除操作中，当阻变材料层两端的电压达到 一 V _RESET 时，存储单元就处于高阻态。 由于二极管的正向电阻很小， 因此在字线上只要施加比 V _KESET 略大的负向电压即可。

在读取操作中， 需要在字线施加一个较小的负向电压 V„ _ad ， 电压值在二极管的阈 值电压 V _t 和 V _RESET 之间， 这样既保证二极管开启又不会破坏原来的数据 。

图 5为图 1所示的阻变随机访问存储器件的等效电路图� �当一个存储单元被选中 时， 其它字线和位线处于断幵状态。在存储单元的 阵列中实际上还有其它的电路径存 在。 如图 5所示， 当字线 WL,和位线 BL,被选中时， 电流除了可以从 W - Rl Dl BL,路 径（以下称为 "选择的电路径"）通过外， 还可以从 WL, R2- D2 BL ₂ - D3- R3- WL ₂ R4-D4- BL,路径 （以下称为 "附加的电路径"） 通过。 在大部分情况下， 由于 D2、 D3、 D4 的 存在， 在附加的电路径上的电流很小， 可以忽略。

然而， 在某些情况下， 在附加的电路径上的电流也可能会产生干扰。 为避免干扰 的发生， 就需要对阻变存储元件和肖特基二极管的电流 做适当的限制。

在读操作中， 只有在 R1为高阻态， R2、 R3、 R4都是低阻态时会出现读千扰， 这 就要求肖特基二极管的反向电流在 V„ _ad 附近时要远小于阻变存储元件低阻态的电 流， 这一点一般都会达到。

在编程操作中， 当 R2 ( R4) 处于高阻态， R3和 R4 (R2)处于低阻态时， R2 (R4) 可能会在串联了两个反偏二极管 （D2和 D4) 的情况下被 SET到低阻态， 这也要求肖 特基二极管的反向电流不能过大， 要与阻变存储元件的高阻态电流在同一个量级 ， 并 且编程操作的电压不能太大， 只要略大于 1D1R的临界电压即可， 这才能保证 2D1R的 旁路不会被编程。

在擦除操作中， 当 R2和 R4处于低阻态， R3是高阻态时， R3可能会在串联了一 个反偏二极管 （D3) 的情况下被 SET到低阻态， 因此擦除操作的电压要比编程操作的 电压小， 或者不能比编程操作的电压大太多 （小于两个二极管的阈值电压）。

综上所述， 肖特基二极管的反向电流必须精确设计， 既要提供足够的电流以保证 编程操作的实现， 又不能使电流过大而导致旁路的开启。 表 1总结了该结构所有的电 压和电流的要求。 表 2给出了相关参数的定义。 表 1

表 2

参数 含义

外加在字线和位线之间的正向电压， 使一个存储单元 v ₊

能够发生从高阻态到低阻态的转变 （编程操作）

外加在字线和位线之间的负向电压， 使一个存储单元

V- 能够发生从低阻态到高阻态的转变 （擦除操作）

外加在字线和位线之间的负向电压， 能够读出存储单 元处在哪一个阻态 （读取操作） V _SI;T 使阻变存储单元从高阻态转变为低阻态的最小 电压

V 使阻变存储单元从低阻态转变为高阻态的最小 电压 使阻变存储单元从高阻态转变为低阻态的最小 电流，

I

I _SET 略大于 V _sn / R„

RL 阻变存储单元处于低阻态时的阻值

R„ 阻变存储单元处于高阻态时的阻值

Is 二极管的反向饱和电流

v _s 二极管反向接近饱和时的电压

二极管的阈值电压 根据本发明的阻变随机访问存储器件的操作方 法的示例性实施例包括： 在读操作中， 在字线和位线之间施加负向电压， 大小为 -0. 5V—- IV , 所述肖特基 二极管在此电压下的反向电流在 5uA以下；

在编程操作中， 在字线和位线之间施加正向电压， 大小为 2V— 5V， 所述肖特基二 极管在此电压下的反向电流为 10— lOOuA;

在擦除操作中， 在字线和位线之间施加负向电压， 大小为 - 2V— -5V。

根据本发明的用于交叉阵列存储电路结构的阻 变随机访问存储器件的制造方法 的示例性实施例包括以下步骤：

例如通过物理气相沉积 （PVD)， 在硅衬底 1上形成位线金属层 （如铝）， 其厚度 约为 10- 100nm。 通过图案化工艺， 将位线金属层制作成彼此平行的多个条状的位 线 11。 位线 11的宽度以及相邻位线的间距由光刻的精度决� ��。

该图案化可以包括以下步骤： 通过包含曝光和显影的光刻工艺， 在位线金属层上 形成含有图案的光抗蚀剂掩模； 通过千法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离 子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除位线金属层的暴 露部分， 该蚀刻步骤停止在硅衬底 1的顶部； 通过在溶剂中溶解或灰化去除光抗蚀剂 掩模。

接着，例如通过化学气相沉积（CVD ) ,在整个半导体结构的表面上形成绝缘层（如 二氧化硅）， 厚度约为 20-200nm。 然后， 利用化学机械抛光 （CMP)， 以位线金属层作 为停止层， 抛至露出位线 11的顶部表面为止。

接着， 例如通过 CVD, 在整个半导体结构上形成厚度约为 30 500nm的多晶硅层， 利用离子注入的方法注入一定浓度的硼或氟化 硼， 然后在 600 800 C左右的温度下退 火， 从而形成 P掺杂多晶硅层 14。

如上所述，根据本发明的阻变随机访问存储器 件在操作中应当按照表 1精确控制 外加电压， 因此对阻变存储元件的转变电压和肖特基二极 管的反向电流的范围要求很 在上述的离子注入步骤中精确控制肖特基二极 管 130中的 ρ掺杂多晶硅层 14的 掺杂浓度， 以便肖特基二极管 130中正向和反向电流为合适的大小。

优选地， 控制 ρ惨杂多晶硅层 14中硼的掺杂浓度在 10 107cm ³ 范围。

接着， 例如通过 PVD, 在整个半导体结构上形成厚度约为 10- lOOnm的金属层（如 铂） 13。 肖特基二极管 130由 p惨杂多晶硅层 14和金属层 13构成。 并且， 该金属层 13还作为随后将形成的阻变存储元件的下电极� ��接着， 通过上述已知的沉积工艺， 在 整个半导体结构的表面上形成厚度约为 5- 50誦的阻变材料层 （如氧化铪） 12。

接着， 对 p掺杂多晶硅层 14、金属层 13和阻变材料层 12进行图案化， 形成分立 的例如方形或圆形的叠层， 每一个方形叠层将成为一个存储单元。 方形叠层与位线对 齐， 其宽度和间距与位线相同。

接着，例如通过 CVD，在整个半导体结构上的表面上形成厚度约 为 50-800膽的绝 缘层 （如二氧化硅）。 然后， 利用 CMP， 抛至露出相变材料层 12的顶部表面为止。

接着，例如通过 PVD,在整个半导体结构的表面上形成厚度约为 10- lOOnm的字线 金属层 （如 Pt、 氮化钛）。 通过图案化工艺， 将字线金属层制作成彼此平行的多个条 状的字线 10。 字线与位线彼此， 并且宽度和间距与位线基本相同。

字线 10还作为阻变存储元件 120的上电极。

代替地， 阻变存储元件 120可以具有独立的上电极， 与字线 10由相同的金属层 (在相同 /不同的步骤和 /或设备中） 或不同的金属层 （在不同的步骤和 /或设备中） 形成。

接着， 例如通过 CVD, 在整个半导体结构上的表面上形成厚度至少为 150™的绝 缘层 （如二氧化硅）， 作为用于将存储单元与其他存储单元或存储器 中的其他元件电 隔离的隔离层。

然后， 可以进一步执行引线、 钝化等后续步骤， 从而完成本发明的存储器。 这些 后续步骤对于本领域的技术人员是熟知的。

以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改 ， 均 在本发明的保护范围之内。