L’invention concerne un émetteur ou une architecture émettrice de signaux radiofréquences RF.

Les émetteurs/récepteurs dans le domaine de la radiofréquence RF comportent une partie émettrice telle que décrite à la figure 1.

La partie émettrice comprend un circuit logique programmable de type FPGA (Field Programmable Gâte Array), 10, ayant notamment pour fonction de transmettre les échantillons décrivant le signal numérique en bande de base (centré autour de zéro) à un convertisseur numérique analogique ou CNA, 1 1. Le signal bande de base analogique est alors transposé à une fréquence RF grâce à un modulateur IQ, 12, étant donné l’intégration de modulations numériques dans les radios logicielles. Le signal RF est ensuite filtré 13 et amplifié afin d’optimiser la linéarité et la chaîne de gain. Enfin, pour des applications impliquant des signaux de forts niveaux, le signal RF est amplifié en utilisant des étages de puissance, tels que des préamplificateurs ou « pre-drivers » non représentés sur la figure 1 , des amplificateurs de puissances « driver », 14 et « boosters », 15. Suivant la puissance désirée en sortie d’antenne, on bipassera ou non les étages de transistors.

Cette solution présente au moins deux inconvénients sur le plan de la consommation et du bruit émis.

En effet, tous les étages de puissance de l’émetteur/récepteur (Driver Booster et parfois Pre-Driver) sont utilisés en zone linéaire, ce qui limite grandement leur rendement : ce dernier étant le rapport entre la puissance émise et la puissance fournie. Pour satisfaire les besoins en linéarité du système complet, il faut s’assurer de ne pas saturer les étages d’amplification et donc, du recul en puissance doit être pris. Cette marge par rapport à la puissance de compression de l’ampli implique un rendement plus faible («25%).

La transposition du signal bande de base vers la fréquence RF (modulateur) ainsi que les éléments radio de la chaîne (amplificateurs, filtrage) contribuent à l’élévation de bruit en pied de porteuse, ce qui complique l’utilisation cosite. Avec les brouilleurs qui peuvent se retrouver également dans la bande utile, il devient donc primordial de rajouter des filtres passe-bande permettant une réjection importante de ces signaux et une diminution du bruit, impliquant en contrepartie beaucoup de pertes à chaque étage d’amplification.

Le document US2017/230017 décrit un amplificateur de commutation pourvu, au minimum: d’un premier transistor d’entrée recevant un des deux signaux d’entrée fonctionnant de manière complémentaire; un premier transistor cascade connecté en cascade entre le premier transistor d'entrée et une alimentation; un second transistor d'entrée recevant un des deux signaux d'entrée; et un second transistor cascade connecté en cascade entre le second transistor d'entrée et le premier transistor d'entrée; l'amplificateur de commutation extrayant un signal de sortie, un point de connexion entre le premier transistor d'entrée et le second transistor cascade étant utilisé comme borne de sortie; dans lequel un premier circuit de limitation de potentiel et un second circuit de limitation de potentiel destinés à limiter la plage de fluctuation de potentiel sont respectivement connectés à la borne d'entrée du premier transistor cascade et à la borne d'entrée du second transistor cascade.

Le document EP 2670101 divulgue un procédé de modulation de largeur d’impulsion.

Le document WO 2008/051 127 divulgue une modulation de commutation d’un amplificateur de puissance radiofréquence.

L’idée de la présente invention est d’offrir une architecture émettrice de signaux RF qui résout ou minimise au moins les problèmes cités précédemment. Pour cela, des transistors de puissance seront utilisés comme des interrupteurs en mode bloqué/saturé, alors que l’art antérieur utilise ces transistors en mode linéaire. L’un des avantages de la nouvelle architecture réside dans le fait que les pertes, soit la dissipation de puissance et donc le rendement, interviennent uniquement lors de la commutation des transistors en mode saturé ou en mode passant.

Définitions et acronymes utilisés dans la description

PDL : ligne à retard programmable acronyme anglo-saxon de Programmable Delay Line,

Etat interdit des entrées d’un module numérique (le module numérique pouvant être une bascule, Look-Up Table LUT...) : état qui conduit à une instabilité numérique,

« Dominance » d’un signal : priorité d’un signal par rapport à un autre. Si les entrées d’un système numérique prennent des valeurs interdites (état interdit des entrées pouvant conduire à une instabilité numérique, c’est-à-dire valeur de la sortie non fixée), la dominance d’un signal permet de fixer la valeur de sortie.

FPGA : circuit logique programmable, acronyme anglo-saxon de Field Programmable Gâte Array,

PWM: signal à modulation de largeur d’impulsion, en anglo-saxon Puise Width Modulation dont un exemple est représenté en figures 2 et 3. Le signal PWM, ici, a la caractéristique d’être un signal à fréquence fixe mais son rapport cyclique est variable.

Le terme cellule désigne une cellule de commutation d’architecture spécifique détaillée ci-après.

L’invention concerne une architecture émettrice de signaux radiofréquences RF comportant au moins une cellule de commutation commandée par un premier signal Si à modulation de largeur d’impulsion PWM et un deuxième signal S ₂ à modulation de largeur d’impulsion PWM_N complémentaire du premier, comportant au moins les éléments suivants :

La cellule de commutation est composée d’une première cellule de commutation haute et d’une deuxième cellule de commutation basse, lesdites première et deuxième cellule sont montées en demi-pont et reliées en un point milieu M, La première cellule de commutation haute reçoit sur une de ses entrées le premier signal S-i,

La deuxième cellule de commutation basse reçoit sur une de ses entrées le signal S ₂ complémentaire au signal Si,

Les signaux Si et S ₂ sont complémentaires afin qu’une seule des deux cellules soit activée à la fois, l’une rendue passante et l’autre est bloquée,

Un dispositif d’alimentation fournissant une première valeur d’alimentation V _ddi pour la cellule haute et une deuxième valeur d’alimentation V _dd 2 pour la cellule basse ;

L’architecture est caractérisée en ce qu’elle comporte au moins :

Un dispositif de génération des deux signaux de commande de la cellule Un premier dispositif de génération du premier signal Si comprenant au moins :

• Une première entrée pour un signal set mettant à « 1 » la sortie Si,

• Une deuxième entrée pour un signal reset mettant à « 0 » la sortie Si,

• Une troisième entrée pour un signal set_or_clear, choisi de façon telle que la sortie Si est à une valeur stable lorsque le signal set et le signal reset sont positionnés dans des états interdits,

• Une quatrième entrée image de la sortie du dispositif de génération du signal Si,

Un deuxième dispositif de génération du deuxième signal S ₂ comprenant au moins :

• Une première entrée pour un signal set de mise à « 1 » de sa sortie S ₂ ,

• Une deuxième entrée pour un signal reset de mise à « 0 » de sa sortie S ₂ ,

• Une troisième entrée pour un signal set_or_clear, choisi de façon telle que la sortie S ₂ est à une valeur stable égale à l’inverse de la valeur du signal en sortie du premier dispositif générant le signal Si lorsque le signal set et le signal reset sont positionnés dans des états interdits,

• Une quatrième entrée image de la sortie du deuxième dispositif de génération du signal S ₂ .

La cellule peut comporter en plus un dispositif d’adaptation situé en entrée de la cellule de commutation afin d’adapter les deux signaux complémentaires.

Selon un mode de réalisation, la valeur de la tension V _dd2 est inférieure à V _dd1 . Selon un autre mode de réalisation la valeur de la tension V _dd2 est égale à zéro.

Le dispositif de génération des signaux de commande peut être réalisé dans un circuit logique programmable FPGA.

L’architecture peut comporter en plus une ou plusieurs lignes de retards temporels PDL afin d’augmenter la résolution temporelle du signal PWM.

D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description d’exemples de réalisation annexée des figures qui représentent :

• Figure 1 , un exemple d’architecture selon l’art antérieur,

• Figure 2, un schéma bloc d’un émetteur de signal RF comprenant la cellule selon l’invention,

• Figure 3, un schéma décrivant la génération du signal PWM,

• Figure 4, un exemple d’architecture numérique pour la génération des signaux Si et S ₂ ,

• Figure 5, une illustration de l’affinement du rapport cyclique de la PWM, et

• Figure 6, un exemple détaillé de la cellule de commutation.

La figure 2 illustre un exemple d’architecture émettrice selon l’invention. Un diagramme ou « pattern » d’échantillons décrivant le signal RF modulé, est généré au moyen d’un ordinateur, PC, ou de tout autre dispositif équivalent. La fréquence d’échantillonnage est fonction de la fréquence du signal RF et de l’enveloppe de la modulation. Elle doit aussi respecter au minimum le critère de Nyquist. Ces échantillons sont transmis, via une liaison Ethernet, par exemple, sous un protocole de datagramme utilisateur ou UDP (User Data Protocol) ou tout autre moyen équivalent, à un dispositif programmable de type FPGA. Le FPGA 21 a notamment pour fonction de générer deux signaux de commande d’une cellule de commutation, les deux signaux sont parfaitement complémentaires : un premier signal PWM et un deuxième signal PWM_N complémentaire au premier (figure 2). La manière de générer les deux signaux complémentaires est détaillée ci-après (la génération d’un signal PWM est décrite plus loin en figure 3).

Les deux signaux complémentaires Si PWM et S ₂ PWM_N vont commander une cellule de commutation 22 dont un exemple détaillé de structure est donné à la figure 6. La cellule de commutation 22 est alimentée par une carte d’alimentation 23 fournissant une tension haute V _dd1 et une tension basse V _dd2 . En fonction de la valeur choisie pour ces alimentations, le dispositif selon l’invention pourra être utilisé en classe D ou en mode « suivi d’enveloppe » connu sous l’expression anglo-saxonne « Envelop Tracking ». Quel que soit le mode de fonctionnement, les valeurs des alimentations doivent vérifier la condition suivante V _dd2 <V _dd1 . En mode de fonctionnement classe D, la tension V _dd2 est égale à 0 Volt. La carte d’alimentation fournit aussi des tensions auxiliaires négatives V _S si et V _{s S} 2 et un signal de commande (Enable). Une seule cellule sera commutée passante à la fois et l’autre cellule bloquée par conséquent. Cela signifie qu’une des deux tensions est présente sur le nœud M de sortie du montage en demi-pont (figure 6). La commutation ON d’une cellule et donc le blocage de l’autre est assurée par la complémentarité des deux signaux de commande Si et S ₂ .

En sortie de la cellule de commutation, les signaux ont une forme carrée. Afin de retrouver le signal d’entrée, un filtre passe-bas 24 est connecté sur le nœud de sortie de la cellule de commutation, point milieu M. Les répliques du signal autour de la fréquence PWM ainsi que ses multiples vont ainsi être filtrés et seul le signal à la fréquence RF désirée est conservé. Ce filtre réalise également l’adaptation d’entrée des transistors de la cellule de commutation (figure 6).

Suivant la puissance que l’on cherche à émettre sur l’antenne 25, on présentera une charge adéquate RL, selon l’application visée et les règles connues de l’homme du métier.

Un circuit d’adaptation 26 de la commande sera positionné en entrée de la cellule de commutation de façon à adapter les deux signaux de commande complémentaires. Les deux signaux de commande doivent être inversés et décalés ou « offsetés » afin de pouvoir commander les transistors normalement conducteur (ou à déplétion) ou « normally-ON » de la cellule de commutation.

Sur la figure 2 sont aussi représentés le signal Sc en sortie de la cellule de commutation et le signal S _F en sortie du filtre passe-bas juste avant l’antenne.

La figure 3 illustre la génération d’un signal PWM par le circuit programmable FPGA. Le signal RF analogique que l’on cherche à générer, désigné par « enveloppe » 31 , est transmis au FPGA sous forme d’échantillons temporels. En pratique, la période des échantillons, désignée T_sam _P sur la figure 3, est plus élevée que la période PWM, on parle d’une PWM sur-échantillonnée (sur l’illustration de la figure 3, x4). Au début de la période PWM, le signal PWM est mis à « 1 » (Set) ; ce signal est maintenu à « 1 » tant que la valeur de la rampe n’a pas atteint la valeur de l’échantillon courant (comparaison avec la rampe échelonnée). Dès lors que ce niveau est atteint, le signal de commande PWM change d’état et est mis à « 0 » (clear). Cette comparaison est reproduite pour chaque période PWM. Enfin, la durée de Set définit le rapport cyclique.

La figure 4 représente un exemple d’architecture pour la génération des deux signaux de commande complémentaires (à base de table de correspondance ou LUT) implémentée dans un FPGA. Le signal PWM est généré à l’aide d’une table de correspondance ou « Lookup Table », LUT, à quatre entrées ayant respectivement les rôles suivants :

Entrée 41 - Un signal « set » permet de positionner à « 1 » la sortie, le signal PWM;

Entrée 42 - Le signal « clear » permet de positionner à « 0 » la sortie ou signal PWM;

Entrée 43 additionnelle - Le signal « set_or_clear » permet de déterminer la « dominance » du signal « set » ou du signal « clear », dans le cas où ces deux signaux seraient à « 1 » en même temps. En effet, une mise à « 1 » de ces deux signaux en même temps entraînerait une instabilité numérique ; Entrée 44 - La quatrième entrée correspond à un rebouclage de la sortie PWM, afin de garder son état précédent dans le cas où les signaux « set » ou « clear » sont à 0.

Par rapport à une bascule RS classique, la table utilisée dans la présente invention comporte une entrée additionnelle, signal set_or_clear, qui permet dans un état interdit des entrées set=1 et clear=1 (état qui conduit à une instabilité numérique) de fixer une valeur stable en sortie correspondant au signal set_or_clear.

Un exemple de table de correspondance est donné ci-après.

Pour la génération du signal PWM

Pour la génération du signal complémentaire PWM N :

Selon un mode de réalisation, il est possible d’améliorer la résolution du signal PWM, en utilisant des lignes à retard programmables PDL, 45.

La linéarité ainsi que la dynamique de sortie étant dépendantes de la résolution du signal PWM, il faut s’assurer d’avoir une résolution temporelle très fine. A partir de l’horloge principale du FPGA Freq_clk = 400MHz est généré un nombre de niveaux N = Freq_clk / Freq_PWM = 400/25 = 16 (chaque niveau ou « step » dure T_clk = 2,5ns), où Freq_PWM est la fréquence ou inverse de la période du signal PWM.

Si on veut augmenter la résolution temporelle du signal PWM (ce qui revient à augmenter le nombre de niveaux N), la fréquence de l’horloge principale doit être augmentée. Cependant, pour des raisons d’implémentations et de design, il est difficile de générer des fréquences d’horloge plus importantes et « propres ». Pour y remédier, il faut avoir recours à des « retards temporels », cette fonction étant remplie par les blocs PDL (Programmable Delay Line), 45 (figure 4).

Ces blocs PDL permettent de régler plus finement le rapport cyclique en agissant sur le signal « clear » (front descendant du signal PWM) en le décalant dans le temps par pas très fins DR, figure 5. Cependant, pour éviter un déséquilibre de temps de propagation entre le chemin du signal « set » et celui du signal « clear », on ajoute également un bloc PDL (45 figure 4) sur le chemin du signal « set ». Ce dernier sera configuré avec un décalage de « 0 ».

Dans l’exemple donné pour illustrer l’invention, les blocs PDL sont des blocs configurables pouvant monter jusqu’à 512 pas, chaque pas permettant de décaler le signal d’environ 5ps. Ainsi, l’intervalle de décalage possible pour le signal « clear » est compris entre 0 et 512 ^* 5ps = 2,56 ns, ce qui est suffisant car il permet de couvrir une période entière de Freq_clk.

La figure 6 détaille un exemple d’architecture pour la cellule de commutation 22 comprenant, par exemple, une première cellule haute 61 et une deuxième cellule basse 62, montées en demi-pont, afin de commuter alternativement les tensions V _ddi et V _dd2 sur le nœud M de sortie de la cellule de commutation.

Partie supérieure de la figure - cellule haute 61

La structure de base de la partie supérieure ou cellule haute 61 comprend :

- un port d'entrée In qui reçoit un signal d'entrée V _in référencé par rapport à la masse générale de la cellule Gnd (0 volt) et qui commande la commutation de la cellule à l'état ON ou OFF ;

- un transistor d'entrée T-i, dont la grille gi est connectée au port d'entrée In de la cellule et dont la source est référencée à V _ssi , qui peut être la masse ou une valeur négative; - un transistor de puissance T ₂ , de type normalement conducteur ("Normally ON") dont le drain d ₂ reçoit la tension d'alimentation positive V _dd1 pour l'appliquer sur le port de sortie Out de la cellule haute, la source s ₂ de ce transistor étant connectée au port de sortie Out ou point milieu du montage demi-pont des deux cellules basse et haute ;

- un circuit d'auto-polarisation de grille qui comprend :

- un transistor T ₃ qui est un transistor à effet de champ de type normalement conducteur, connecté comme suit : son drain d ₃ est relié à la source s ₂ du transistor de puissance T ₂ et donc au plot de sortie Out (point milieu M) de la cellule ; sa source s ₃ est reliée à la grille g ₂ ; sa grille g ₃ est reliée à la résistance R _{3 ;} et

- une résistance d'auto-polarisation R ₃ de la grille g ₃ du transistor T ₃ , connectée entre cette grille g ₃ et la source s ₃ du transistor T ₃ , et en série avec le drain du premier transistor Ti.

Une résistance sur le drain du transistor T-i, présente dans la cellule antérieure, n'est pas représentée ici. Elle est optionnelle.

L'ensemble formé par le circuit d'auto-polarisation P et le transistor de puissance T ₂ constitue la charge du transistor d'entrée T-i, charge qui est ainsi placée en série entre le drain di du transistor T-i et la tension d'alimentation positive V _dd1 .

On notera que dans cette structure, le transistor T ₃ est comme le transistor T ₂ , un transistor à source flottante, au sens que sa source s ₃ n’est pas référencée à un potentiel fixe : elle suit la tension de grille du transistor de puissance T _2.

Le fonctionnement de la cellule haute va maintenant être expliqué, en considérant une charge purement résistive de sortie, notée RL.

La cellule de commutation a deux états stables, les états ON et

OFF :

o la cellule est dite à l’état ON lorsque les transistors T ₂ et T ₃ sont passants (état ON), et que la structure délivre de la puissance à la charge en appliquant l'alimentation principale V _dd1 sur cette dernière ; o la cellule est dite à l’état OFF lorsque les transistors T ₂ et T ₃ sont à la limite du blocage (état OFF) et que la charge est isolée de l’alimentation principale V _dd1 .

Les transistors T ₃ et T ₂ sont commandés à l'état On, passant, ou OFF, bloqué, en fonction du signal de commande V _in appliqué en entrée In de la cellule, et qui commande l'état ON ou OFF du transistor T- _| .

Partie inférieure - cellule basse 62

Le fonctionnement de la cellule basse 62 est identique à celui de la cellule haute à la différence que c’est la tension V _dd2 qui est appliquée à la charge quand la cellule basse est à l’état ON. Pour rappel, la commande ON d’une cellule implique l’état OFF de l’autre par la nature complémentaire des signaux de commande.

La structure de base de la partie inférieure ou cellule basse 62 comprend :

- un port d'entrée In qui reçoit un signal d'entrée référencé par rapport à la masse générale de la cellule Gnd (0 volt) et qui commande la commutation de la cellule à l'état ON ou OFF ;

- un transistor d'entrée T ₄ , dont la grille g ₄ est connectée au port d'entrée In de la cellule et dont la source s ₄ est référencée à V _ss2 , qui peut être la masse ou une valeur négative;

- un transistor de puissance T ₅ , de type normalement conducteur ("Normally ON") dont le drain d ₅ est connecté au port de sortie Out au point milieu, la source s ₅ de ce transistor étant connectée à la tension V _dd2 ;

- un circuit d'auto-polarisation P de grille qui comprend :

- un transistor T ₆ qui est un transistor à effet de champ de type normalement conducteur, connecté comme suit : son drain d ₆ est relié à la tension V _dd2 ; sa source s ₆ est reliée à la grille g ₅ ; sa grille g ₆ est reliée à la résistance R _{6 ;} et

- une résistance d'auto-polarisation Ft ₆ de la grille g ₆ du transistor T ₆ , connectée entre cette grille g ₆ et la source s ₆ du transistor T ₆ , et en série avec le drain du premier transistor T ₄ . La cellule basse 61 ou la cellule haute 62 peuvent présenter une architecture telle que celle décrite dans le brevet EP3134972.

L'ensemble formé par le circuit d'auto-polarisation P et le transistor de puissance T ₅ constitue la charge du transistor d'entrée T _4, charge qui est ainsi placée en série entre le drain d ₄ du transistor T ₄ et la tension d'alimentation positive V _dd2 .

On notera que dans cette structure, le transistor T ₆ est un transistor à source flottante, au sens que sa source s ₆ n’est pas référencée à un potentiel fixe : elle suit la tension de grille du transistor de puissance T _5.

Le fonctionnement de la cellule basse va maintenant être expliqué, en considérant une charge purement résistive de sortie, notée RL (ou antenne 25).

La cellule de commutation a deux états stables, les états ON et

OFF :

o la cellule est dite à l’état ON lorsque les transistors T ₅ et T ₆ sont passants (état ON), et la structure délivre de la puissance à la charge en appliquant V _ddi sur cette dernière ;

o la cellule est dite à l’état OFF lorsque les transistors T ₅ et T ₆ sont à la limite du blocage (état OFF) et la charge est isolée de l’alimentation principale.

Les transistors T ₆ et T ₅ sont commandés à l'état On, passant ou OFF, bloqué, en fonction du signal de commande V _in appliqué en entrée In de la cellule, et qui commande l'état ON ou OFF du transistor T ₄ .

Point de jonction entre les deux cellules - montage demi-pont

La demi-cellule haute 61 et la demi-cellule basse 62 sont reliées à un point de sortie (ou point milieu M). Pour cela, la source s ₂ du transistor T ₂ de la cellule haute est reliée au drain d ₅ du transistor T ₅ de la cellule basse. La sortie M est reliée au filtre passe-bas, lui-même relié à l’antenne.

L’architecture selon l’invention présente notamment comme avantages de réduire la consommation à puissance maximale (porteuse non modulée), et de conserver un rendement élevé quasi-identique pour des modulations à fort rapport entre la puissance moyenne et la crête ou PAPR (Peak to Average Power Ratio). De plus, le bruit émis par ce genre de structure est bien meilleur qu’une transposition classique.

La dissipation de puissance et donc la performance de rendement interviennent uniquement lors de la commutation des transistors en mode passant (ou saturé OFF->ON). L’architecture permet d’obtenir des rendements très importants supérieurs à 90% pour des émissions à forts niveaux (plusieurs dizaines de watts).