以下、本発明を好適な実施の形態をもと� ��図面を参照しながら説明する。各図面に示� ��れる同一または同等の構成要素、部材、処� ��には、同一の符号を付するものとし、適宜� ��複した説明は省略する。また、実施の形態� ��、発明を限定するものではなく例示であっ� ��、実施の形態に記述されるすべての特徴や� ��の組み合わせは、必ずしも発明の本質的な� ��のであるとは限らない。

 本明細書において、「部材Aが部材Bに接� �」された状態とは、部材Aと部材Bが物理的に 直接的に接続される場合や、部材Aと部材Bが� ��電気的な接続状態に影響を及ぼさない他の� ��材を介して間接的に接続される場合も含む� ��同様に、「部材Cが、部材Aと部材Bの間に設� ��られた状態」とは、部材Aと部材C、あるい� �部材Bと部材Cが直接的に接続される場合のほ か、電気的な接続状態に影響を及ぼさない他 の部材を介して間接的に接続される場合も含 む。

 また、各図面における部材のサイズ、寸� ��は理解の容易のために適宜拡大、縮小した� ��のであり、実際のそれとは異なっている。

 まず、実施の形態に係る遅延回路につい� ��説明する。図1は、実施の形態に係る遅延回 路100の構成を示す。遅延回路100は、MOSFET1、� �イアス電圧源12a、12b(以下、必要に応じてバ� ��アス電圧源12と総称する)を備える。バイア� ��電圧源12a、12bは、MOSFET1のドレインソース間 に電圧を印加する。具体的には、バイアス電 圧源12aは、MOSFET1のソース電極106aにソース電� ��Vssを、バイアス電圧源12bは、MOSFET1のドレイ ン電極106bにドレイン電圧Vddを供給する。な� �、バイアス電圧源12aまたは12bの少なくとも� �方を接地としてもよい。MOSFET1は、Nチャンネ ルであるとPチャンネルであるとを問わない� �なお、本明細書において、「バイアス電圧� �とは、MOSFET1のドレイン電圧、ソース電圧、� ��ックゲート電圧の総称として用いるものと� ��る。

 MOSFET1のデバイス構造は、一般的なMOSFETと 変わることはないため、簡単に説明する。す なわちMOSFET1は、シリコンなどの半導体基板2� ��に形成されたソース領域4、ドレイン領域6� �ゲート絶縁膜8を備える。ゲート絶縁膜8上に は、ゲート電極10が形成される。本実施の形� ��では、MOSFET1のゲート電極10を伝送線路とし� ��利用し、遅延対象の入力信号INをMOSFET1のゲ� ��トにおいて、ゲート幅方向(y方向)に伝搬さ� ��る。具体的には、MOSFET1のゲート電極10の一� ��に入力端子102を、他方に出力端子104を設け� ��入力端子102に入力信号INを与えることによ� �、出力端子104から遅延された出力信号OUTを� �る。

 図2(a)、(b)は、図1の遅延回路100の等価回� �図および回路シンボルを示す図である。図1� ��遅延回路100は、図2(a)に示すように、分布定 数回路で表すことができる。つまり、数百MHz ~数GHzの周波数に対して、信号の伝搬方向に� �抵抗成分Rとインダクタンス成分Lが存在する 。抵抗成分Rとインダクタンス成分Lは、周波� ��に応じていずれかまたは両方が支配的とな� ��。また、MOSFET1のゲートソース間にはゲート ソース間容量Cgsが存在し、ゲートドレイン間 にはゲートドレイン間容量Cgdが存在するため 、線路と接地間にはキャパシタ成分Cが存在� �る。

 高周波信号が図2(a)に示す分布定数回路を 伝搬すると、伝搬長に応じた遅延が発生する 。したがって、図1の遅延回路100によれば、� �力信号INに対して、所望の遅延時間を与える ことができる。以下の説明において、図1の� �延回路100を図2(b)の回路シンボルを用いて表� ��する。

 図1に戻る。バイアス電圧源12は、MOSFET1の ドレイン電圧Vddおよびソース電圧Vssの少なく とも一方を調節可能である。たとえば、バイ アス電圧源12aを可変電圧源としてソース電圧 Vssを調節可能としてもよいし、バイアス電圧 源12bを可変電圧源としてドレイン電圧Vddを調 節可能としてもよい。あるいは、MOSFET1のバ� �クゲート電圧を調節可能としても構わない� �MOSFET1のゲートソース間容量Cgs、ゲートドレ� ��ン間容量Cgdは、ゲート、ソース、ドレイン� ��よびバックゲートのバイアス状態に依存す� ��。したがって、ソース電圧Vssもしくはドレ� ��ン電圧Vddなどを調節することにより、容量C gs、Cgd、ひいては図2(b)のキャパシタCを調節� �ることができ、遅延回路100により入力信号IN に付与する遅延量を好適に制御することがで きる。

 図3は、図1の遅延回路100の変形例を示す� �である。一般にMOSFETのゲート電極10はポリシ リコンで形成される。ポリシリコンのシート 抵抗はアルミ配線のそれに比べて高く、たと えば10ω/□程度の値をとる。本実施の形態に� ��る遅延回路100では、入力信号INをゲート電� �10上を伝搬させるため、シート抵抗が高いと 高速信号のセトリングが困難となり、あるい は減衰が大きくなってしまう。このような場 合、ゲート長(チャンネル長)を長くすること� ��より、実効的な配線幅を広くとることも可� ��であるが、回路面積が増加するため好まし� ��ない。

 図3の変形例では、ゲート電極10を多層構� ��化している。すなわち、ゲート電極10をポ� �シリコン層10aおよび金属配線層10b、10cの3層� ��造とし、実効的な抵抗成分Rを低下させてい る。金属配線層10b、10cは、MOSFET1のポリシリ� �ン層10aとオーバーラップするように、ゲー� �幅方向(図3の紙面垂直方向)に敷設され、ポ� �シリコン層10aとビアホールを介して電気的� �接続される。

 金属配線層10b、10cの層数は任意であり、� ��望の抵抗値が得られるように設計すればよ� ��。さらに、図3の変形例によれば、ポリシリ コン層10aと金属配線層10b間、もしくはポリシ リコン層10aと金属配線層10b間にも容量が発生 する。したがって、金属配線の層数や線幅W� �調節することにより、MOSFET1のゲートソース� ��容量Cgs、ゲートドレイン間容量Cgdに加えて� ��さらなる容量成分を加えることができる。

 必要な遅延量が大きい場合、ゲート幅の� ��きなMOSFET1が必要となる。ゲート幅が大きく なりすぎると、プロセスルールの制約を受け てMOSFET1の形成が困難となる場合もある。こ� �ような場合、MOSFET1を複数個、多段接続して� ��よい。図4は、MOSFET1を複数含む遅延回路100a� ��示す図である。複数のMOSFET1のゲート電極は 、一つの伝送路を形成するように直列に接続 される。図4では、複数のMOSFET1がゲート幅方� ��(y軸方向)に隣接するように配置される。な� ��、図4には2つのMOSFET1が示されるが、多段接� ��されるMOSFET1の個数は任意である。以下では 、さまざまな変形例に係る遅延回路を単に遅 延回路100と総称する。

 隣接するMOSFET1のゲート電極10は、金属配� ��9を介して共通に接続されており、入力信号 INは共通接続されたゲート電極10を伝搬する� �一方、各MOSFET1のバイアス端子106a(ドレイン� �極)およびバイアス端子106b(ソース電極)は、M OSFET1ごとに独立に設けられ、それぞれに異な るバイアス電圧を供給可能となっている。図 4の遅延回路100aによれば、MOSFET1ごとに独立に バイアス電圧を調節することにより、遅延時 間を細かく調節することが可能となる。なお 、バイアス端子106a、106bのうち、いずれか一� ��または両方を共通に接続して共通のバイア� ��電圧を与えてもよい。また、図4は遅延回路 100をゲート幅方向に隣接して配置する場合を 説明したが、ゲート長方向(x軸方向)に配置し てもよい。この場合、ゲート電極10間を接続� ��る金属配線9の敷設態様を変更すればよい。

 以上の遅延回路100は、半導体集積回路内� ��おいて、遅延が必要とされる任意の箇所に� ��用することができる。遅延時間は、MOSFET1の バイアス電圧(ドレイン電圧、ソース電圧ま� �はバックゲート電圧)に応じて調節可能であ� ��。

 図1から図4では、入力信号INを受け、ひと つの遅延信号OUTを出力する遅延回路について 説明した。次に、遅延対象の入力信号INに異� ��る遅延時間τ1~τnを与えた複数の遅延信号OUT 1~OUTnを出力する多段遅延回路について説明す る。

 図5は、多段遅延回路200aの構成を示す図� �ある。図5の多段遅延回路200aは、図1から図4� ��遅延回路の構成を利用したものであるから� ��相違点を中心に説明する。多段遅延回路200a は、複数のMOSFET1_1~1_3(MOSFET1と総称する)を備� �る。各MOSFET1のゲート電極10は金属配線9を介� ��て共通に接続されている。複数のMOSFET1のソ ース電極106aは共通に接続され、共通のソー� �電圧Vssが供給される。同様に複数のMOSFET1の� ��レイン電極106bは共通に接続され、共通のド レイン電圧Vddが供給される。

 隣接するMOSFET1のゲート電極10間を接続す� ��金属配線9_1~9_3は、信号が伝搬するゲート電 極から遅延した信号を引き出すためのタップ として機能する。つまり金属配線(以下、タ� �プともいう)9_1~9_3は、ゲート幅方向(y軸方向) の異なる位置に配置される。複数のタップ9� �れぞれから、異なる遅延時間が付与された� �数の遅延信号OUT1~OUTnが出力される。

 図5の多段遅延回路200aによれば、入力信� �INは、ひとつのMOSFET1を伝搬する毎に所定の� �位遅延時間τだけ遅延する。したがって、i� �目のタップ9_iからは、入力信号INをτi=τ×iだ け遅延した出力信号OUTiを得ることができる� �

 多段遅延回路200aにおいて、ドレイン電極 、ソース電極を共通とせずに、図4のように� �レイン電極、ソース電極を個別に設け、異� �るドレイン電圧、もしくはソース電圧が印� �できる構成としてもよい。この場合、MOSFET1_ 1~1_3ごとの単位遅延時間τを異なった値に設� �できる。

 図6は、多段遅延回路200bの別の構成を示� �図である。多段遅延回路200bは、単一のMOSFET1 を利用して構成されており、ゲート幅方向(y� ��方向)の異なる位置に、複数のタップ9_1~9_n� �設けられている。図6の回路によれば、各タ� ��プ9_1~9_nの間隔に応じた遅延時間を、各出力 信号OUT1~OUTnに与えることができる。さらに、 各出力信号OUT1~OUTnが受ける遅延時間は、ソー ス電圧Vssもしくはドレイン電圧Vddによって微 調節が可能となる。

 図5または図6の理想的な多段遅延回路200a� ��bにおいて、各タップ9間の遅延量は、バイ� �ス状態が等しければ、その各タップ間の配� �長(ゲート幅)に比例する。ところが現実の回 路においては、遅延回路100自体や、信号を印 加する回路(遅延回路100の入力側)、信号を検� ��する回路(遅延回路100の出力側)の非線形な� �性の影響で、タップ9を等間隔としても、遅� ��量が均一とならない場合がある。そこで、� ��タップ間で配線幅、つまりゲート電極10の� �を変化させてもよい。この場合、配線幅を� �ならしめることによって遅延時間を均一化� �きる。

 また、図5、図6のようにタップ9を設けて� ��号を分岐させると、インピーダンス不整合� ��起因する反射が発生し、反射信号が次のパ� ��ス信号と重畳してタイミングが変動する場� ��がある。この問題を解決するためには以下� ��アプローチが有効である。

 図7は、遅延対象の信号が伝搬する線路のパ ターンの変形例を示す図である。図7の線路� �パターンでは、ゲート電極10(もしくは金属� �線9)の分岐の前後で配線幅の総和が保存され ている。つまり、
 WO=W1+Wt1
 W1=W2+Wt2
 W2=W3+Wt3
が成り立っている。このような配線の敷設態 様を利用すれば反射の影響を補償することが でき、パルス信号のタイミングの変動を抑制 できる。

 図8は、第3の多段遅延回路200cの構成を示� ��図である。図5の多段遅延回路200aは、MOSFET1� ��信号の伝搬方向に直列接続して構成される� ��これに対して、図8の多段遅延回路200cは、� �力端子を共通として並列に設けられた複数� �遅延回路100_1~100_nを備える。図8の多段遅延� �路200cによっても、図5、図6の多段遅延回路20 0と同様に異なる遅延時間を受けた複数の出� �信号OUT1~OUTnを生成できる。

 図9は、図5乃至図8の多段遅延回路200a~200c� ��回路シンボルを示す図である。バイアス端� ��206は、遅延時間を微調節するために設けら� ��た端子であり、図5や図6のバイアス端子106a� ��106bに相当する。以下、多段遅延回路200a~200c を、単に多段遅延回路200と総称する。

 図10は、実施の形態に係る時間デジタル� �換器300(TDC:Time to Digital Converter)の構成を示� ��回路図である。時間デジタル変換器300は、� ��リガ信号生成部310とともに、半導体試験装� ��400に搭載される。半導体試験装置400にはDUT( 被試験デバイス)410が接続される。トリガ信� �生成部310は、所定のタイミングでレベルが� �移するトリガ信号Strigを生成する。

 時間デジタル変換器300は、いわゆるVernier 方式を採り、DUT410からの被測定信号Smeasと、� ��リガー信号Strigを受け、2つの信号のレベル� ��移タイミングの時間差δtをデジタル値に変� ��して出力する。半導体試験装置400は、時間� ��ジタル変換器300からのデジタル値にもとづ� ��て、DUT410の良否判定を行い、あるいはDUT410� ��特性を評価する。

 時間デジタル変換器300は、第1多段遅延回路 200_1、第2多段遅延回路200_2、サンプリング回� ��SMP0~SMPn、エンコーダENC1を備える。
 第1多段遅延回路200_1は、入力されたトリガ� ��号Stigに遅延を与え、それぞれ異なる遅延時 間τa1~τanが付与されたn個の遅延トリガ信号SD T1~SDTnをn個の出力端子それぞれから出力する� ��i番目(i=1~n)の出力端子からの遅延トリガ信� �SDTiは、トリガ信号Strigを遅延時間(i×τa)だけ 遅延した信号である。τaは、第1多段遅延回� �200_1の単位遅延時間である。

 第2多段遅延回路200_2は、入力された被測� ��信号Smeasに遅延を与え、それぞれ異なる遅� �時間τb1~τbnが付与されたn個の遅延被測定信� ��SDM1~SDMnをn個の出力端子それぞれから出力す る。i番目(i=1~n)の出力端子からの遅延トリガ� ��号SDMiは、被測定信号Smeasを遅延時間(i×τb)� �け遅延した信号である。τbは、第2多段遅延� ��路200_2の単位遅延時間である。

 サンプリング回路SMP0は、遅延を受けない トリガ信号Strigを利用して、遅延を受けない� ��測定信号Smeasをサンプリングする。サンプ� �ング回路SMP1~SMPnは、第1多段遅延回路200_1、� �2多段遅延回路200_2の出力端子ごとに設けら� �る。i番目のサンプリング回路SMPiは、対応す る出力端子からの遅延トリガ信号SDTiを利用� �て、遅延被測定信号SDMiをサンプリングする� ��つまり、遅延トリガ信号SDTiのポジティブエ ッジのタイミングにおける遅延被測定信号SDM iのレベルが、サンプリング回路SMPiの出力と� ��る。

 エンコーダENC1は、サンプリング回路SMP0~S MPnからサンプリング信号S0~Snを受け、これを� ��ンコードする。エンコード結果は、トリガ� ��号Strigと被測定信号Smeasの間の遅延時間を、 デジタル値に変換した値となる。

 第1多段遅延回路200_1もしくは第2多段遅延 回路200_2の少なくとも一方、または両方は、� ��施の形態に係る遅延回路100を利用して構成� ��れる。より好ましくは、第1多段遅延回路200 _1、第2多段遅延回路200_2は、上述した図5の多 段遅延回路200aもしくは図6の多段遅延回路200b である。この場合、図5、図6の複数のタップ9 を第1多段遅延回路200_1、第2多段遅延回路200_2 の出力端子とする。

 以上のように構成された時間デジタル変換� ��300の動作を説明する。
 いま、被測定信号Smeasとトリガ信号Strigのエ ッジの時間差がδtであるとし、トリガ信号Str igのエッジの方が進んでいるものとする。
 τa>τbの場合、被測定信号Smeasとトリガ信� ��Strigのエッジの時間差は、1段の遅延を受け� ��毎に、δτ(=τa-τb)だけ短くなる。つまり、� �1多段遅延回路200_1、第2多段遅延回路200_2を� �搬するにしたがって、2つの信号のエッジは� ��づいていき、あるところで位置関係が反転� ��る。

 いま、j番目のサンプリング回路SMPjの前と� �で、サンプリング信号が異なる値をとった� �すれば、2つのエッジ間の初期の時間差δtは� ��δt=j×δτで与えられる。エンコーダENC1は、� ��ンプリング信号S0~Snにもとづいて、値が変� �する位置jを検出し、jの値をデジタル値とし て出力する。
 このように、以上の時間デジタル変換器300� ��よれば、2つの信号のエッジ間の時間差δtを 時間分解能δτで量子化することができる。� �1多段遅延回路200_1、第2多段遅延回路200_2に� �図1の遅延回路100を利用することにより、時� ��分解能δτを高精度に設定することができる 。

 もし、遅延素子として実施の形態に係る� ��延回路100ではなく、インバータ(バッファ)� �利用した場合、バッファのオフセット時間� �30ps以下にできないため、1GS/sのサンプリン� �速度で分解能1ps、測定レンジ1nsを実現しよ� �とすると、バッファが各経路で1000個必要と� ��り、消費電力が膨大となる。また1000個もの バッファの遅延時間のばらつきを補正するの は容易ではない。

 これに対して、実施の形態に係る遅延回� ��100を利用すれば、psオーダの遅延時間を高� �度で生成できるため、時間デジタル変換器30 0の時間分解能およびリニアリティを高める� �とが可能となる。

 なお、第1多段遅延回路200_1、第2多段遅延 回路200_2のいずれか一方(好ましくは単位遅延 時間の小さな方)を、単なる線路としてもよ� �。

 図11は、実施の形態に係る遅延回路100を� �用した遅延ロックループ回路500の回路図で� �る。遅延ロックループ回路500は、遅延回路10 0、位相比較器502、LPF(ローパスフィルタ)504、 遅延時間制御部506を備える。遅延回路100は、 上述のいずれかの遅延回路が利用可能であり 、入力信号INにある遅延τを与える。位相比� �器502は、遅延回路100の出力信号OUTと基準信� �REFとを受け、2つの信号の位相差に応じた位� ��差信号ERRを出力する。LPF504はループフィル� ��として機能し、位相比較器502からの位相差� ��号ERRをフィルタリングする。遅延時間制御� ��506はLPF504の出力に応じて、遅延回路100のMOSF ET1のドレイン電圧Vddおよびソース電圧Vssの少 なくとも一方を制御する。この態様によれば 、入力信号INに対して、所望の位相遅延を付� ��することができる。

 図11の遅延ロックループ回路500は、図10の 第1多段遅延回路200_1、第2多段遅延回路200_2の 内部に利用してもよい。この場合、時間分解 能を所望値に合致させることができる。

 上述のように、実施の形態に係る遅延回� ��100は、バイアス電圧に応じて遅延時間を調� ��可能である。以下では、バイアス電圧をあ� ��2値で変更する場合に、遅延時間の変動幅を 調節する技術を説明する。

 図12は、遅延回路100の変形例を示す回路� �である。図12の遅延回路100bは、遅延回路100� �加えて、MOSFETの前段に設けられたレベルシ� �ト回路20を備える。図12のレベルシフト回路2 0は、トランジスタM20、M21を含むCMOS型インバ� ��タであり、トランジスタM20のソース電圧(Vd) と、トランジスタM21のソース電圧(Vs)の少な� �とも一方が可変となっている。レベルシフ� �回路20の出力信号、すなわち遅延回路100の入 力信号は、電圧VdとVsの間をスイングする。� �だし、レベルシフト回路20の構成はインバー タに限定されず、遅延回路100の入力信号の電 圧レベルを制御可能であればその形式を問わ ない。好ましくはレベルシフト回路20は、遅� ��回路100の入力信号の振幅が小さくなるよう� ��レベルシフトを行う。

 図13は、MOSFET1のゲートソース間容量Cgsお� ��びゲートドレイン間容量Cgdを示す図である� ��縦軸は容量値を、横軸はゲートソース間電� ��Vgsを示す。遮断領域(Vgs<Vt)および飽和領� �(Vt<Vgs<Vds+Vt、VtはMOSFETのしきい値電圧)に おいて、容量Cgdは一定値となり、線形領域(Vg s>Vds+Vt)において増加する。また、遮断領域 において容量Cgsは一定値をとり、飽和領域に おいて最大値をとり、線形領域においてCgdと 同程度の値をとる。

 遅延回路100の遅延時間に寄与する容量Cgs� ��Cgdは、ゲート電極10を伝搬する入力信号Vin� �レベルに依存する。したがって図12のように 、遅延回路100の前段にレベルシフト回路20を� ��けることにより、遅延時間を制御すること� ��可能となる。

 図14(a)、(b)は、図12の遅延回路100bのタイ� �チャートである。図14(a)、(b)はそれぞれ、上 から順に、入力信号Vinおよびソース電圧Vss、 ゲートソース間電圧Vgs、ならびにゲートソー ス間容量Cgsを示している。図14(a)と図14(b)で� �、遅延回路100の入力信号Vinの振幅が異なっ� �いる。遅延回路100は、MOSFET1のソース電圧Vss� ��、第1の値Vss1と第2の値Vss2の2値で切りかえ� �れ、ドレイン電圧Vdd、バックゲート電圧は� �定されている。図14(a)のVgs1、Cgs1および図14(b )のVgs1’、Cgs1’は、第1の値Vss1の場合の波形� ��、図14(a)のVgs2、Cgs2および図14(b)のVgs2’、Cgs 2’は、第2の値Vss2の場合の波形を示す。

 図14(a)に示すように、入力信号Vinの振幅� �大きい場合、ソース電圧Vssを第1の値Vss1と第 2の値Vss2で切りかえたときのゲートソース間� ��量Cgs1、Cgs2の差は小さい。これに対して、� �14(b)に示すように、入力信号Vinの振幅および レベルを変化させると、ソース電圧Vssを第1� �値Vss1と第2の値Vss2で切りかえたときのゲー� �ソース間容量Cgs1、Cgs2の容量差を大きくする ことができる。ゲートドレイン間容量につい ても、同様の理由から入力信号Vinのレベルに よって変化量を制御できる。

 このように、遅延回路100の前段にレベル� ��フト回路20を設け、遅延回路100のゲート電� �10を伝搬する信号のレベルを調節することに より、ゲートソース間容量Cgsおよびゲートド レイン間容量Cgdを制御することができ、遅延 回路100の遅延時間を制御できる。

 図15は、実施の形態に係る多段遅延回路200� �利用した多相クロック生成回路600の構成を� �す回路図である。多相クロック生成回路600� �、位相比較器502および多段遅延回路200を備� �る。多段遅延回路200は図5~8のいずれであっ� �もよい。
 オシレータ602は、周期Tpのクロック信号CKを 生成する。多段遅延回路200の単位遅延時間τ� ��、クロック信号CKの周期Tpの間には、
 Tp=τ×(n+1)
の関係が成り立つことが望ましい。nは多段� �延回路200の段数である。

 図16は、図15の多相クロック生成回路600の タイムチャートである。図16は、n=5の場合を� ��す。この多相クロック生成回路600によれば� ��クロック信号CKを基準として、互いに位相� �単位遅延時間τずつシフトしたn+1個のクロッ ク信号CK0~CKnを出力することができる。ここ� �多段遅延回路200における単位遅延時間τは、 高精度に調節可能であるから、各クロックCK0 ~CK5の位相差も高精度に調節することができ� �。

 つぎに、リング発振器について説明する� ��図17は、実施の形態に係るリング発振器700� �構成を示す回路図である。リング発振器700� �、m個(mは自然数)の多段遅延回路MD1~MD5(m=5)と� ��m個のNORゲートNOR1~NOR5を備える。NORゲート(NO R2、NOR4、NOR5)の一方の入力端子には0が入力さ れているため、実質的な機能はNOTゲートであ る。NORゲートNOR3には、停止信号S10がNOTゲー� �N1を介して入力される。NORゲートに替えて、 NOTゲート(インバータ)を用いてもよい。

 m個のNORゲートNOR1~NOR5と、多段遅延回路MD1 ~MD5は、交互にリング状に接続される。多段� �延回路MD1~MD5はそれぞれn個(nは自然数、図17� �おいてn=4)の出力端子を有し、入力信号に遅� ��を与え、異なる遅延時間が付与されたn個の 遅延信号を出力する。多段遅延回路MD1~MD5と� �ては、上述の多段遅延回路200を利用可能で� �る。ただし、その他の構成の多段遅延回路� �用いてもよい。その他の多段遅延回路は、� �ップが設けられた配線であってもよい。こ� �場合、各配線に図7のパターンを用いてもよ� ��。

 図18は、図17のリング発振器700のタイムチャ ートである。多段遅延回路MD1からは、単位遅 延時間τずつ位相がシフトしたパルス信号OUT_ Aが出力される。同様に、多段遅延回路MD2~MD5� ��らは、パルス信号OUT_B~OUT_Eが出力される。� �べてのパルス信号OUT_A~OUT_Eのエッジは単位遅 延時間τごとに現れるため、連続した等間隔� ��タイミング信号を生成することができる。
 図17のリング発振器700に、実施の形態に係� �多段遅延回路200を利用することにより、タ� �ミング信号の間隔を高精度で制御できる。

 上記実施の形態は例示であり、それらの� ��構成要素や各処理プロセスの組合せにいろ� ��ろな変形例が可能なこと、またそうした変� ��例も本発明の範囲にあることは当業者に理� ��されるところである。以下、こうした変形� ��について説明する。

 たとえば、遅延回路100および多段遅延回� ��200の遅延量を制御するために、以下の技術� ��用いてもよい。

 遅延対象の信号が伝搬するゲート電極10(� ��るいは金属配線9)と近接する位置に、ダミ� �の配線を敷設してもよい。図19(a)~(c)は、隣� �配線を利用した遅延回路100cの構成を示す図� ��ある。遅延回路100cは、上述の遅延回路100に 加えて、隣接配線110を備える。隣接配線110は 、信号配線である遅延回路100と隣接して、好 ましくは平行に敷設される。この場合、隣接 配線110と遅延回路100のゲート電極10の間に配� ��間容量(寄生容量)が発生するため、遅延回� �100による遅延量τを調節できる。配線間容量 は、一般的には物理的な法則(誘電率、表面� �、配線間隔、配線長、形状)によって定まる� ��

 隣接配線110にも、信号を伝搬させること� ��より、遅延量を調節してもよい。図19(b)は� �隣接配線110に、遅延対象の入力信号INと同相 の信号Sipを伝搬させる回路を示している。同 相とは、入力信号INが立ち上がりの際には、� ��時に立ち上がることを意味し、立ち下がり� ��際には同時に立ち下がることを意味する。� ��接配線110に同相信号Sipを伝搬させることに� ��り、互いの電気力線同士が反発するため、� ��線間隔が長くなったのと等価となり、配線� ��容量が減少する。その結果、伝搬遅延時間� �2は、同相信号Sipを伝搬させない図19(a)の場� �の伝搬遅延時間τ1に比べて減少する。

 図19(c)は、隣接配線110に、遅延対象の入� �信号INと逆相の信号Sopを伝搬させる回路を示 している。逆相とは、入力信号INが立ち上が� ��の際には、同時に立ち下がることを意味し� ��立ち下がりの際には同時に立ち上がること� ��意味する。隣接配線110に逆相信号Sopを伝搬� ��せることにより、互いの電気力線同士が引� ��合うため、配線間隔が短くなったのと等価� ��なり、配線間容量が増加する。その結果、� ��搬遅延時間τ3は、逆信号Sopを伝搬させない� ��19(a)の場合の伝搬遅延時間τ1に比べて増加� �る。

 このように、図19(a)~(c)の遅延回路100cによ れば、隣接配線110に伝搬させる信号の位相を 変化させることにより、遅延回路100の伝搬遅 延時間τを制御することができる。

 さらに、MEMS(Micro Electro Mechanical Systems)� �利用して、隣接配線とゲート電極10の間の距 離を調節可能に構成してもよい。図20は、MEMS を利用した遅延回路100dの構成を示す図であ� �。遅延回路100dは、上述の遅延回路100と、隣� ��配線120とを備える。隣接配線120は、信号配� ��である遅延回路100と隣接して、好ましくは� ��行に敷設される。隣接配線120は、MEMS技術を 利用することにより、遅延回路100に対する配 線間隔dが調節可能となっている。配線間隔d� ��変化すると配線間容量が変化するため、遅� ��回路100の伝搬遅延時間τを制御することが� �きる。なお、隣接配線120は、図19(b)、(c)のよ うに、信号を伝搬させてもよい。

 図19、図20の遅延回路100c、100dは、遅延対� ��の入力信号INを、上述の遅延回路100に伝搬� �せる場合について説明した。しかしながら� �これらの技術は、メインの遅延回路100をそ� �他の遅延回路に置換した場合においても利� �可能である。つまり、以下の思想が導かれ� �。すなわち、ある態様の遅延回路は、遅延� �象の信号を伝搬させる遅延回路と、前記遅� �回路と平行に前記遅延対象の信号の伝搬方� �に設けられた隣接配線と、を備える。隣接� �線に、遅延対象の信号と同相、逆相または� �れらの中間的な位相を有するパルス信号を� �搬させてもよい。また、隣接配線をMEMS技術� ��よって可動に構成し、遅延回路と隣接配線� ��配線間隔を調節可能としてもよい。

 実施の形態にもとづき、本発明を説明し� ��が、実施の形態は、本発明の原理、応用を� ��しているにすぎず、実施の形態には、請求� ��範囲に規定された本発明の思想を離脱しな� ��範囲において、多くの変形例や配置の変更� ��可能である。