本发明属于半导体存储器件技术领域， 具体涉及一种自对准的垂直式非 挥发性半导体存储器件。 背景技术

半导体存储器被广泛应用于诸如工业控制、 消费电子等各种领域中， 这 些存储芯片的基本要求是高集成密度、 低功耗以及高速度。 一般有两种途径 来在相同的芯片面积下提高存储器的存储能力 ， 第一种是按比例缩小存储单 元的特征尺寸； 另一种就是优化器件结构或者采用新型器件。

由于电可擦除可编程只读存储器 EEPR0M [1]与氮化物只读存储器 ( Ni t r ided ROM ) [2]都是基于 M0SFET所设计的器件结构， 当这些存储单元 的特征尺寸按比例缩小后就会遇到短沟道效应 的限制， 因此业内优先选择能 够抑制短沟道效应的新型器件来提高芯片的存 储能力。 基于此， 本发明提出 了一种采用了自对准-垂直-隧穿场效应晶体管� ��读存储器（TFET Read Only Memory ), 简称 TR0M。 由于隧穿场效应晶体管（TFET)可以抑制短沟道� ��应， 因此 TR0M的栅长可以等比例缩小至 20nm， 同时泄漏电流依然很小 [3]。

对于存储器的存储密度可以通过优化设计来实 现。 以平面的 Ni t r i de ROM (NROM)器件为例，该器件一个存储单元可以存储 2位数据， 因此它的存储 密度高于 EEPR0M [2] 。 与 NR0M类似， 我们公开的自对准-垂直 TR0M也具 有每个存储单元 2位数据的存储能力， 所以相应的密度也高于 EEPR0M 。

存储单元阵列一般通过矩阵式版图结构来实现 大容量存储，对于 EEPR0M 闪存存储器其矩阵结构有 2种： NAND 结构和 NOR 结构。 由于 NAND 的源漏 接触垫并非必不可少，所以 MND的存储密度要高于 NOR结构。 而采用自对准 -垂直结构的存储单元后，可以将 NAND结构与 NOR结构融合在一起，本发明 公开的存储器阵列正是结合了两种结构的混合 结构。 发明的公开

本发明的目的在于提供一种存储密度高， 功耗低的非挥发性半导体存储 器件及其制造方法。

本发明提出的半导体存储器件，是一种自对准 的垂直 TFET非挥发性半导 体存储器件， 其结构如图 1所示， 包括：

一个半导体衬底； 一个具有第一种掺杂类型的漏区；

两个具有第二种掺杂类型的源区； 两个源区之间为沟道区；

一个用于捕获电子的堆叠栅，该堆叠栅结构依 次为第一介质、第二介质、 第三介质以及金属栅；

其中， 所述的漏区和两个源区和堆叠栅组成两个共享 一个栅极和一个漏 极的隧穿场效应晶体管 （TFET ), 并且， 每个所述 TFET的漏区电流受到所述 用于捕获电子的堆叠栅内的电荷量及分布影响 ， 所述的漏区掩埋在所述的半 导体衬底内， 所述的两个源区在所述漏区之上并通过一个沟 道与漏区隔开， 而且所述的两个源区又被一个由第一种掺杂的 区域隔开。

本发明中， 所述衬底为本征半导体。 并且， 所述衬底可为轻掺杂。

本发明中， 所述的半导体衬底为硅晶圓的一部分， 或是硅锗晶圆或应力 硅晶圆的一部分。

本发明还提供基于上述半导体存储器件的 TR0M阵列结构，以及相应的寻 址方式。

采用该发明后， 有以下优点：

第一， 由于设计中采用了反偏的 P- i-n结构， 如图 1所示， TFET可以抑 制短沟道效应。 模拟表明 TR0M器件相比于 M0SFET可以进行进一步等比例缩 小。 这使得 TR0M存储单元可以通过缩小尺寸来提高存储密� �， 而其他基于 M0SFET的 ROM (例如 NR0M )则无法做到。

第二， 由于 TFET具有很低的亚阈值泄露电流， 这使得 TR0M的等待功耗 很低。 此外， TR0M有很高的写效率， 模拟表明存储单元可以在很小的漏电 流下进行编程。 这意味着编程功耗的降低。 所以 TR0M芯片对于低功耗应用 领域具有很大的吸引力。 相比之下， NR0M需要较大的漏电流才能进行编程， 因此其编程期间的功耗也就大于我们提出的 TR0M。

第三，所提出的自对准 -垂直 TR0M (图 1)实现了单个存储单元 2位数据 的存储能力， 也即 TR0M的存储能力得以加倍， 这样就降低了存储每位数据 的面积。 同时在这种垂直设计中， 器件的漏极位于衬底内部。 与 EEPR0M和 NR0M (见图 2)这些常规的平面设计方法相比， TR0M进一步节约了芯片面积。

第四， TR0M整合了 NOR结构和 NAND结构 （见图 3 )， TR0M的每一个存 储单元都可以被快速寻址， 并且隧道电流的存在使得寻址速度得以提高。 附图的筒要说明

图 1 为自对准-垂直 TFET的剖面图。

图 2 为自对准-垂直 TFET电学符号。

图 3为本发明中一个 TR0M单元存储和寻址 2位数据的实施例之剖面图。 图 4为本发明中一个实施例示意图： 由 8个 TR0M单元组成的 16位字符 串。

图 5 为本发明中一个实施例示意图： 由 TR0M字符串组成的 8*8 存储阵 列。 该阵列可存储 16*8位数据。

图 6为一个 TR0M阵列沿位线方向的剖面图。

图 7为一个 TR0M阵列沿字线方向的剖面图。

图 8为一个 TR0M阵列另一种沿字线方向的剖面图。

图 9 为一个 TR0M阵列实施例的俯视图。

图 10为一个自对准-垂直 TR0M存储单元俯视图。 实现本发明的最佳方式

图 1为一个 TR0M存储器器件的结构示意图。该器件制作在� �个半导体衬 底 107之上， n+埋层 108作为漏极， 两个 p+区域作为源极 101a、 101b, 两 个 p+源区之间为沟道区 106。沟道区上方为堆叠栅结构，依次为第一介 盾 104 , 第二介质 103, 第三介质 102 以及金属栅 105。 同时， 相邻的源极 101a和 101b可以作为传统的 PM0S的源和漏极。和现有的基于电荷捕获的 M0SFET存 储器不同， 在 TR0M器件中， 存储的信息通过读取 n+埋层 108和 p+源 （比如 101a )之间的电流大小来判定。由于存在局部电荷� �获效应，位于隧穿结 109 和 110的隧穿电流大小会受到第二介质 103内所捕获的局部电荷的影响。 这 意味着，改变第二介质 103内的电荷分布和电荷密度，位于隧穿结 109和 110 处的隧穿电流大小就会被改变。

为更清楚的说明 TR0M的工作原理，将图 1所示器件左右分割成 1个存储 器件， 左边的半面和右边的半面均可以存储 1位数据信息。 具体编程原理如 下： 当栅上加上正向偏压后， 第一介质 104下方产生 n +导电沟道 106， 随 之在隧穿结 109位置形成 p+/n+ Esaki -隧穿结。 将左侧的 p +区域 101a接 地， 同时 n +区域加上正向偏置（比如 2V )， 左側 p+/n+ Esaki -隧穿结处的 电子将会从价带隧穿至导带。 受正向栅压的作用， 部分隧穿结附近的热电子 会注入到第一介质 104 , 并被第二介质 103捕获， 类似于 0N0堆叠结构 [6]。 这些捕获的电子改变了阈值电压， 左侧的半面器件得以编程。 同样方法可以 对右边的存储器件加以编程。 这样就可以在一个完整的存储单元里存储 2位 信息。

图 2显示了自对准 -垂直 TR0M器件的电学符号。 一个 TR0M单元有 2个 存储单元。 如前所述， 左边的存储单元由源 SL、 公共漏 D以及公共栅 G 组 成 。 同样源 S _R 、 公共漏 D以及公共栅 G 组成了右边的存储单元。 当左边的 TFET单元工作时， 电子从 SL隧穿进入沟道， 并被正向偏置的公共漏 D收集。 依次类推右边的 TR0M单元。

TR0M 器件的信息擦除通过向沟道注入热空穴实现。 擦除时将 p+掺杂的 源极 101a或 101b正向偏置， 同时栅极 105负向偏置， 这样热空穴被注入栅 介质， 将原来存储的信息擦除。

下面将说明如何访问一个 TR0M单元的 2位数据信息。图 3显示了 3个栅 极上淀积了钝化层的 TR0M单元， 即 TR0M (n- 1)， TROM (n) , and TROM (n+1)。

读取时， TROM (n-l) 的左侧源极 301 接地， 当 TROM (n-l) 的沟道 302 导通而其他沟道 305、 308 截止时， TFET (n) 的左側部分被选中而其右侧部 分未被选中。 将 n +掺杂的公共漏极以及栅极 306正向偏置， 电子将从 p + 源区 304流向漏极。电流的密度取决于所述的介质 103内的电荷数量和分布。 同样方式可以访问 TR0M的右边部分。 这样就可以分别对存储的 2位信息进 行访问。

本发明还提供基于上述半导体存储器件的 TR0M阵列结构，以及相应的寻 址方式 。

图 4为一应用了 8个如图 2和图 3所示 TR0M单元的 TR0M存储串的实施 例。 此存储串的两端各有一个 nMOSFET, 相应的源极 400b和 409c均接地。 位线 410正向偏置。

通过图 3我们已经解释过，对 TR0M中存储的 2位信息将从二个方向上进 行访问。 当左方的 NM0S栅极 400a正偏，同时右方的 NM0S栅极 409a接地时， 存储串被从左向右访问， 反之亦然。 比如， 将栅极 400a 正偏， 地电压传到 源极 401b。 由栅极 401a， 漏极 410和源极 401b组成的 TROM单元被激活， 其信息可以被访问。进而将栅极 401a翻转到反偏，地电压被传到下一个 TROM 单元的源极 402b。 这样，由栅极 ⁴ 0 ² a ,漏极 ⁴ 10和源极 ⁴ 0 ² b组成的 TROM单 元被激活， 其信息可以被读写。 依次类推， 所有 TROM的左存储单元都被访 问， 期间右边的醒 0S 409都是截止的。 监控位线 410上的电流就可以识别 每一个 TROM单元的状态。 若读写 TR0M的右边部分， 将左测的 M0S管 400 截止， 右側的 M0S 409导通， 这样， TR0M就将被从右到左依次访问。

正如图 4所示， 可以通过 8个 TR0M单元实现 16位信息存储能力的存储 串。 类似的用 n ( n = l， 2， 3. . . )个 TROM单元可以实现 2n位存储的记忆 串。 图 4中， TR0M的源极使用与非门结构相互连接， 而 TR0M单元可以用或 非门结构连接。 由于是垂直结构， 此或非门结构无需额外的面积用于接触连 接。 与非门结构与或非门结构的结合既吸取了与非 门结构快速读取、 高密度 的优点又拥有了或非门结构快速访问单一存储 单元的优势。

TR0M存储串的特别之处在于， 工作中 p +区域的电子被注入到沟道区 域， 并被 n +公共漏极收集， 电流从 n +漏极流向 p+源极。 这意味着电子注 入到反偏的 p-i-n二极管中。 这类注入电子的监测类似于光致电子的监测。 正象光检测器在高频领域所展现的那样， 反偏 P- i- n二极管的非平衡载流子 可以被快速监测， 故而 TR0M存储器拥有很高的监测速度。

图 5显示一个采用 8个如图 4所示存储串的 TR0M存储阵列结构。其中字 线连接了同列所有的栅极并和 X选择 /译码电路相连， 位线与 NM0S的源极连 至 γ 选择 /译码电路。 外围电路用于实现对 X和 Y 选择 /译码电路进行必要 的运算来读写存储阵列。 图 5显示的 8 X 8 TR0M阵列有 128位的存储能力。 根据同样原理， 可以设计 η χ η TROM阵列。 由于 TR0M器件功耗很低， TROM 阵列可以进行并行的读写， 这有助于提高阵列的工作速度。

以下叙述本发明所公开的 TR0M 阵列的制造工艺实施例。 工艺上， 无接 触式 TR0M 阵列可以与标准的 CMOS 工艺兼容。 图 6为一个 TR0M阵列沿位线 方向的剖面图。 图中， p +区域由自对准工艺形成， 共用漏极的 n +埋层通过 离子注入法形成， 并利用浅槽隔离 （STI )来完成漏极的分隔。 图 7 显示了 TR0M 阵列沿字线方向的剖面图， 图中共用漏极被浅槽隔离所隔离开。 图 8 为另一种沿字线方向的剖面图， 图中漏极为一个整体的平板， 位于浅槽隔离 的下方。

图 9为 TR0M 阵列制造工艺的俯视图。

衬底 702为 n型掺杂或者是本征状态。

首先，形成 STI ,打开有源区，并制作 n +埋层 701 (优先选择离子注入；)。 此时位线已被 STI隔离；

接下来， 淀积并图形化堆叠栅 703作为字线；

接下来， 离子注入 p型杂质形成自对准 P +块。 另外还可以附加额外的调阈值工艺来调整 PMOS的阈值电压。后续的工艺 比如钝化， 金属化以及互连等与常规的 VLSI工艺相同。

图 10显示了一个自对准 -垂直 TORM单元的俯视图， 它使用了 4F ² 的 面积来实现 2位的存储， 利用它实现了高密度存储阵列的制造。

工业应用性

采用该发明后， 有以下优点：

第一， 由于设计中采用了反偏的 P- i- n结构， 如图 1所示， TFET可以抑 制短沟道效应。 模拟表明 TR0M器件相比于 MOSFET可以进行进一步等比例缩 小。 这使得 TR0M存储单元可以通过缩小尺寸来提高存储密� �， 而其他基于 MOSFET的 ROM (例如 NR0M )则无法做到。

第二， 由于 TFET具有很低的亚阈值泄露电流， 这使得 TR0M的等待功耗 很低。 此外， TR0M有很高的写效率， 模拟表明存储单元可以在很小的漏电 流下进行编程。 这意味着编程功耗的降低。 所以 TR0M芯片对于低功耗应用 领域具有很大的吸引力。 相比之下， NR0M需要较大的漏电流才能进行编程， 因此其编程期间的功耗也就大于我们提出的 TR0M。

第三，所提出的自对准-垂直 TR0M (图 1)实现了单个存储单元 2位数据 的存储能力， 也即 TR0M的存储能力得以加倍， 这样就降低了存储每位数据 的面积。 同时在这种垂直设计中， 器件的漏极位于^"底内部。 与 EEPR0M和 NR0M (见图 2)这些常规的平面设计方法相比， TR0M进一步节约了芯片面积。

第四， TR0M整合了 N0R结构和 NAND结构 （见图 3 )， TR0M的每一个存 储单元都可以被快速寻址， 并且隧道电流的存在使得寻址速度得以提高。 参考文献：

1. EEPROM cell on SOI, inventors: Reedy, et al. US patent 6,690,056.

2. Method of forming NROM, inventors: Sung, et al. US patent 6,458,661.

3. Investigation of a novel tunneling transistor by MEDICI simulation. P.-F. Wang, Th. Nirschl, D. Schmitt-Landsiedel, W. Hansch, SISPAD 2004, Munich, Germany, 02-04 Sept. 2004.

4. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device, Inventors: Fang, US patent 6,175,522.

5. Method of channel hot electron programming for short channel NOR flash arrays, Inventors: Fastow, et al. US patent 6,510,085. 6. Using hot carrier injection to control over-programming in a non-volatile memory cell having an oxide-nitride-oxide (ONO) structure, Inventors: Derhacobian, et al. US patent 6,519,182.