Die Erfindung betrifft einen selbstsynchronisierenden Ent¬ würfler entsprechend dem Oberbegriff des Anspruches 1.

Bei der digitalen Signalübertragung können, sofern nicht aufwendige üracodierungen vorgenommen werden, Impulsmuster mit einem störenden Gleichstroraanteil oder einem besonders hohen Energieante bei anderen diskreten Frequenzen auf¬ treten. Zur Vermeidung dieser Impulsmuster wird das zu übertragende digitale Signal durch eine Hodulo-2-Addition mit einer Pseudozufallsfolge sendeseitig entwürfelt. Erap- fangsseitig folgt durch eine weitere Modulo-2-Additioπ mit der bereits sendeseitig verwendeten Pseudozufallsfolge die- Entwurflung. Die dabei notwendige Synchronisierung der sen- deseitig und. der erapfangsseitig verwendeten Pseudozufalls- generatoren kann durch Verwendung freilaufender und damit selbstsynchronisierender Verwürfler- und Entwurfleranord- nungen umgangen werden.

Mi dem weiteren Ausbau des digitalen Fernmeldesetzes er¬ gibt sich die Notwendigkeit, die erwähnten Verwürfler- und Entwurfleranordnungen für digitale Signale hoher Übertra¬ gungsgeschwindigkeit aufzubauen.

Aus den "Siemens Forschungs- und Entwicklungsberichten" Band 6, 1977, Nr. 1, Seiten 1 bis 5 ist _. .eine Möglichkeit bekannt, Verwürfler- und Entwur leranordnungen für PCW- Signale hoher Taktfrequenz aufzubauen. Dabei werden die PCM-Signale in mehreren parallelen Kanälen mit vergleichs- weise niedrigerer Bit olgefrequenz verwürfelt und erst die

verwürfelten Signale durch multiplexen zum Übertragungssi¬ gnal zusammengefaßt. Analog ist empfangsseitig eine Demul- tiplexer vorgesehen, an den sich die parallele Entwurfelung in mehreren Kanälen mit niedrigerer Bitfolgefrequenz an- schließt. Bei einer derartigen Lösung ergibt sich neben dem hohen Aufwand die Notwendigkeit, Multiplexer und Demulti- plexer miteinander zu synchronisieren.

Die Aufgabe bei der vorliegenden Erfindung besteht also darin, ein auch für die Übertragung digitaler Signale ho¬ her Bitfolgefrequenz geeigneten selbstsynchronisierenden Entwurfler zu finden, dessen Aufwand insbesondere durch Verzicht auf eine Demultiplexeinrichtung verringert ist.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein selbstsynchronisierender Entwürfler der eingangs genann¬ ten Art durch die im Kennzeichen des Patentanspruches. enthaltenen Merkmale weitergebildet ist.

Besonders vorteilhaft bei der erfindungsgemäßen Lösung ist der auch bei längeren Entwurflern übersichtliche Aufbau aus rein digitalen Gliedern, der eine Integration wesent¬ lich erleichtert. Bevorzugte Weiterbildungen des erfin¬ dungsgemäßen Entwürflers für digitale Signale mit einer Verwürflerperiode von 127 oder von 31 Bit sind in den Pa¬ tentansprüchen 2 und 3 näher beschrieben.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. In der Zeichnung zeigt"

Fig. 1 die Schaltung einer einzelnen Entwurflerstu e, Fig. 2 die Schaltung eines siebenstufigen Entwurflers und Fig. 3 die Schaltung eines fünfstufigen Entw rflers.

Die in der Fig. 1 dargestellte Entwurflerstufe EO ist Teil eines n-stufigen Entwurflers. Die Entwurflerstufe enthält

einen ersten und einen zweiten Modulo-2-Addierer A1 , A2 so¬ wie eine Schieberegisterstufe SR und dient zur Entwurflung des n-ten Bits des verwürfelten digitalen Signals DS. Der erste Eingang des ersten Modulo-2-Addierers A1 ist an den Q-Ausgang der Schieberegiserstufe SR der gleichen Verwürf- lerstufe- angeschlossen, während der zweite Eingang dieses Addierers mit dem Ausgang der Schieberegisterstufe der m-ten Entwurflerstufe verbunden ist und von dieser ein digitales Signal Dsx ^""m erhält. Der Ausgang des ersten Mo- dulo-2-Addierers A1 ist mit dem ersten Eingang des zweiten Modulo-2- Addierers A2 verbunden. Der zweite Eingang dieses Addierers ist an den Eingang für das n-te Bit des verwür¬ felten digitalen Signals DS angeschlossen und gleichzeitig mit dem D-Eingang der Schieberegisterstufe SR verbunden. Der Ausgang des zweiten Modulo-2-Addierers A2 stellt den Ausgang der Entwurflerstufe dar, an dem das entwürfelte n-te Bit des digitalen Signals Do entnehmbar ist. Die Schie¬ beregisterstufe SR ist mit einem Taktsignal T getaktet, das den Bittakt der. digitalen Signale geteilt durch die Anzahl n der- parallel arbeitenden Entwurflerstufen entspricht.- Das Ausgangssignal der Schieberegisterstufe wird zusätzlich dem zweiten Eingang des ersten Modulo-2-Addierers einer weite¬ ren Entwurflerstufe zugeführt. Die Wahl der Anzahl n der parallel arbeitenden Schieberegisterstufen richtet sich da- bei zum einen nach der gewünschten Verringerung der Arbeits¬ geschwindigkeit, zum anderen aber nach dem gewählten Serien- Parallelwandler, da die Anzahl von dessen Stufenausgängen der Anzahl n der parallelen Entwur lerstufen entspricht. Weitere Möglichkeiten können sich dadurch ergeben, daß eine Anzahl Bit des digitalen Signals ein Codewort ergeben und deshalb parallel umgesetzt werden. Für die weitere serielle Übertragung des entwürfelten digitalen Signals ist ein ent¬ sprechender Parallel-Serienwandler nachzuschalten. Die Se¬ rien-Parallelwandlung und auch die Parallel-Serienwandlung muß dabei weder bitsynchron noch wortsynchron erfolgen. Da¬ durch ergibt sich eine weitere Verringerung des Aufwandes,

die zusammen mit der Möglichkeit, auf eine einfachere und damit billigere Halbleitertechnologie auszuweichen, eine Integration des erfindungsgemäßen Entwurflers erleichtert. Bei einer festgesetzten Verwürflerperiode der digitalen Signale benötigt ein parallel arbeitender Entwur ler die gleiche Anzahl an Schieberegisterstufen wie ein seriell arbeitender, die Anzahl der erforderlichen Modulo-2-Addie- rer ist beim parallelen Entwürfler allerdings höher.

In der Fig. 2 ist ein aus sieben Entwurflerstufen ES1...ES7 ^" nach der Fig. 1 aufgebauter selbstsynchronisierender Ent¬ würfler dargestellt. Durch die Kettenschaltung ergibt sich ein analoger Aufbau zu einem siebenstufigen Entwürfler mit einer Verwürflerperiode von 2 -1=127 Bit. Bei einer Schie- berichtung von links nach rechts ^" wird in der ersten Ent¬ wurf-!erstufe ES1 von rechts das erste Bit, daran links an¬ schließend das zweite Bit und schließlich in der Entwürf¬ lerstufe ES7 das siebente Bit des verwürfelten digitalen Signals DS entwürfelt. Bei der in Fig. 1 dargestellten Ent- wür lerstufe EQ ist der zweite Eingang des ersten Modulo— 2-Addierers A1 mit dem Schieberegisterausgang der -ten Entwurf erstufe zu verbinden. Bei der Fig. 1 sind n=7 und . m=n-1=β. Daraus ergibt, daß der zweite Eingang des ersten Modulo-2-Addierers jeder Stufe jeweils mit dem Ausgang der Schieberegisterstufe der in Schieberichtung vorher angeord¬ neten Entwurflerstufe zu verbinden ist. Der Eingang des er¬ sten Modulo-2-Addierers A1ES1 der ersten Entwurflerstufe ist also mit dem Ausgang der Schieberegisterstufe SRES2 der zweiten Entwurflerstu e zu verbinden. Entsprechend ge- schieht diese Verbindung bis zur siebenten Entwurf1erstufe ES7, an die sich zyklisch wieder die erste Entwurflerstufe ES1 anschließt. Zum Ausgleich der Laufzeiten durch die Mo- dulo-2-Addierer wird dem ersten Modulo-2-Addierer A1ES7 der siebenten Entwurflerstufe aber nicht das Ausgangssignal der Schieberegisterstufe SRES1 der ersten Entwurflerstufe son¬ dern schon das eine Taktzeit vorher anstehende Eingangssi-

signal dieser Stufe zugeführt. Das Taktsignal T1 für die als Schieberegisterstufen verwendeten getakteten D-Flip- Flops hat eine Frequenz, die einem Siebentel der Taktfre¬ quenz der verwürfelten digitalen Signale entspricht und durch Frequenzteilung aus deren Taktsignal erzeugt wird.

In der Fig. 3 ist ein fünfstufiger Entwürfler dargestellt, bei dem also n=5 und bei dem m=n-3=2 ist. Die einzelnen Entwurflerstufen EK1...EK5 entsprechen dabei der in der Fig. 1 dargestellten Verwürflerstufe EQ, die Signalschie¬ berichtung ist von links nach rechts, so daß in der ersten Entwurflerstufe EKT das erste Bit und entsprechend in der fünften Entwurflerstufe EK5 das fünfte Bit entwürfelt wird. Die einzelnen Entwurflerstufen sind jeweils getrennt mit Eingängen verbunden, an denen jeweils, ein Bit des verwür¬ felten digitalen Signals Ds1...Ds5 ansteht. Im Hinblick darauf, daß m=2 gewähLt ist, ist der zweite Eingang des ersten Modulo-2-Addierers A1EK1 der ersten Entwurflerstu¬ fe EK1 mit dem Ausgang der Schieberegisterstufe SREK4 der vierten Entwurflerstufe verbunden. Entsprechend ist der erste Modulo-2-Addierer A1EK2 der zweiten Entwurflerstu e an die Schieberegisterstufe SREK5 der fünften Entwurfler¬ stu e EK5 angeschlossen. Da nur fünf Entw rflerstu en vor¬ handen sind, ist der zweite Eingang des ersten Modulo-2- Addierers der dritten Entwurflerstufe EK3 an die erste Ent¬ würflerstufe EK1 angeschlossen und entsprechend ist der er¬ ste Modulo-2-Addierer der fünften Entwurflerstufe EK5 an die zweite Entwurflerstufe angeschlossen. Zum Ausgleich von Laufzeiten sind dabei die zweiten Eingänge der Modulo-2- Addierer nicht mit den Ausgängen sondern- mit den Eingängen der Schieberegisterstu en verbunden und erhalten ein Si¬ gnal, das eine Taktzeit früher ansteht. Die Schieberegi¬ sterstufen bestehen ebenfalls aus getakteten D-Flip-Flops, das Taktsignal T2 hat ein fünftel der Bittaktfrequenz der verwürfelten digitalen Signale und wird durch Frequenztei¬ lung gewonnen.

Es gilt also auch für den fünfstu igen Entwurfler nach der Fig. 3 die allgemeine Regel, daß bei allen Entwurflerstufen bis zu (n-m+1)ten der zweite Eingang des ersten Modulo-2- Addierers der einen Entwur lerstufe mit dem Ausgang der Schieberegisterstufe der Entwurflerstuf für das m-te Bit verbunden ist, wobei ra kleiner als n und ganzzahlig ist. Ab der (n-ra)-ten Entwurflerstufe erfolgt dann die Verbindung vom zweiten Eingang des ersten Modulo-2-Addierers zum Ein¬ gang der Schieberegisterstufe der ra-ten Entwurf erstufe, entsprechend erfolgt bei der n-m-1sten Entwurf1erstufe die Verbindung zur Schieberegisterstufe der (n-1)sten Entwürf¬ lerstufe und entsprechend. Durch die Abnahme des verwürfel¬ ten Signals an den Ausgängen der Schieberegisterstufen er¬ folgt zusätzlich, eine Unterdrückung von Impulsspitzen.

Damit der Entwurfler nicht in eine unerwünschte Kurzperiode fällt, kann jeweils zwischen ersten und zweiten Modulo-2- Addierer der Entwur lerstufen ein dritter Modulo-2-Addierer eingefügt werden dessen freier Eingang mit einer Erken— nungs chaltung für die Kurzperiode verbunden ist.

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