本申请要求了 2012年 5月 28日提交的、 申请号为 201210170314.7、 发明名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域

本发明涉及一种半导体器件及其制造方法， 特别是涉及一种具有 全应变沟道的 MOSFET及其制造方法。 背景技术

从 90nm CMOS集成电路工艺起， 随着器件特征尺寸的不断缩小， 以提高沟道载流子迁移率为 目 的应力沟道工程 （ Strain Channel Engineering )起到了越来越重要的作用。 多种应变技术与新材料被集 成到器件工艺中去， 也即在沟道方向引入压应力或拉应力从而增强 载 流子迁移率， 提高器件性能。

例如， 在 90nm 工艺中， 采用嵌入式 SiGe ( e-SiGe ) 源漏或 100 晶向衬底并结合拉应力蚀刻阻障层（ tCESL )来提供 pMOS器件中的压 应力； 在 65nm工艺中， 在 90nm工艺基础上进一步采用第一代源漏极 应力记忆技术（SMT )， 并采用了双蚀刻阻障层； 45nm工艺中， 在之 前基础上采用了第二代源漏极应力记忆技术（ SMT ^{x 2} )， 采用 e-SiGe技 术结合单 tCESL或双 CESL, 并采用了应力近临技术（ Stress Proximity Technique, SPT ), 此外还针对 pMOS采用 110面衬底而针对 nMOS采 用 100面衬底； 32nm之后， 采用了第三代源漏极应力记忆技术（ SMT ° ), 在之前基础之上还选用了嵌入式 SiC源漏来增强 nMOS器件中的 拉应力。

另外， 为了提供沟道区载流子迁移率， 可以釆用各种非硅基材料， 例如 （电子） 迁移率依次增高的 Ge、 GaAs、 InP、 GaSb、 InAs、 InSb 等等。

此外， 向沟道引入应力的技术除了改变衬底、 源漏材料， 还可以 通过控制沟道或侧墙的材质、 剖面形状来实现。 例如采用双应力衬垫 ( DSL )技术， 对于 nMOS采用拉应力 SiN _x 层侧墙， 对于 pMOS采用 压应力侧墙。又例如将嵌入式 SiGe源漏的剖面制造为∑形，改善 pMOS 的沟道应力。

通常而言， 上述这些已得到广泛应用的多种沟道应变技术 大致可 以分为两类， 也即 （双轴） 全局衬底应变与单轴工艺诱导沟道应变。 双轴全局应变技术需要改变衬底材料， 因此存在材料生长缺陷问题（例 如衬底材料变化引起能级变化、 态密度变化、 载流子浓度变化等）、 与 CMOS 器件工艺匹配问题、 以及和超薄高 k-氧化层界面态问题等。 单 轴局域应变技术因为采用工艺诱致应变， 无需改变衬底， 因此可以高 效地选择沟道应变而不会存在材料生长缺陷、 CMOS 工艺匹配问题， 并且和超薄高 k-氧化层界面良好， 因此逐渐成为主流的技术。

然而， 双轴全局应变技术由于能在两个轴向上提供良 好的应力， 可以较大地有效增加载流子迁移率， 如果能改进双轴工艺克服上述问 题， 实现优良的全应变沟道， 克服现有技术的弊端而充分利用了双轴 应力的优点， 这将有助于进一步提高器件性能并降低成本。 发明内容

由上所迷， 本发明的目的在于提供一种具有全应变沟道的 新型 MOSFET及其制造方法。

为此， 本发明提供了一种半导体器件， 包括衬底、 衬底上的栅极 堆叠结构、 栅极堆叠结构下方的衬底中的沟道区、 以及沟道区两侧的 源漏区， 其特征在于： 沟道区下方以及两侧具有应力层， 源漏区形成 在应力层中。

其中， 应力层具有∑或倒梯形截面。

其中， 源漏区顶部具有硅化物层。

其中， 源漏区顶部具有含硅的盖层， 在含硅的盖层上具有硅化物 层。

其中， 源漏区包括源漏扩展区和重掺杂源漏区。

其中， 对于 PMOS而言， 应力层的材料包括 SiGe、 SiSn、 GeSn及其 组合； 对于 NMOS而言， 应力层的材料包括 Si:C、 Si:H、 SiGe:C及其组 合。

本发明还提供了一种半导体器件制造方法， 包括： 在衬底上形成 栅极堆叠结构； 在栅极堆叠结构两侧的衬底中刻蚀形成源漏沟 槽， 其 中， 源漏沟槽与栅极堆叠结构之间的部分衬底构成 沟道区； 在源漏沟 槽中外延生长应力层， 其中， 应力层位于沟道区下方以及两侧； 在应 力层中形成源漏区。

其中， 源漏沟槽具有∑或倒梯形截面。

其中， 形成源漏沟槽的步骤进一步包括： 刻蚀衬底形成上下等宽 的第一沟槽； 刻蚀第一沟槽的侧壁形成第二沟槽。 其中， 第二沟槽相 互连通。

其中， 在外延生长应力层的同时， 对应力层上部进行原位掺杂， 形成源漏区。

其中， 对应力层进行掺杂离子注入形成源漏区。

其中， 形成源漏区之后， 在源漏区的顶部形成硅化物层。

其中， 形成源漏区之后， 在源漏区的顶部先形成含硅的盖层， 然 后在含硅的盖层上形成硅化物层。

其中， 对于 PMOS而言， 应力层的材料包括 SiGe、 SiSn、 GeSn及其 组合； 对于 NMOS而言， 应力层的材料包括 Si:C、 Si:H、 SiGe:C及其组 合。

依照本发明的半导体器件及其制造方法， 在硅基材料的沟道区两 侧以及下方形成了应力层而作用于沟道区， 有效提升了沟道区载流子 迁移率， 提高了器件性能。 附图说明

以下参照附图来详细说明本发明的技术方案， 其中：

图 1至图 6为依照本发明一个实施例的 MOSFET的制造方法各步骤 的剖面示意图； 以及

图 7为依照本发明另一实施的 MOSFET的剖面示意图。 具体实施方式

以下参照附图并结合示意性的实施例来详细说 明本发明技术方案 的特征及其技术效果，公开了具有全应变沟道 的新型 MOSFET及其制造 方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所 用的术语 "笫一" 、 "第二" 、 "上" 、 "下" 等等可用于修饰各种 器件结构或制造工序。 这些修饰除非特别说明并非暗示所修饰器件结 构或制造工序的空间、 次序或层级关系。

参照图 1A及图 1B, 在衬底 10上形成栅极（或伪栅极）堆叠结构 20。 其中， 仅出于示意目的， 图 1A为第一导电类型的 MOSFET (例如 为 PMOS )的剖视图，图 1 B为第二导电类型的 MOSFET(例如为 NMOS ) 的剖视图， 并且在下文中类似地， 某图 A例如代表 PMOS、 某图 B例 如代表 NMOS。 无需多言， 依照具体的 CMOS 版图设计需要， 两种 MOSFET 的位置、 布局、 结构以及材料可以互换， 因此以下对于某一 种 MOSFET 的具体限定实际上均可修改而适用于本申请中 所有其他 MOSFET。

提供村底 10 (包括 10A、 10B ) , 衬底 10依照器件用途需要而合 理选择， 可包括单晶体硅（Si )、 绝缘体上硅（SOI )、 单晶体锗（Ge ) 、 绝缘体上锗（GeOI ) 、 应变硅（Strained Si ) 、 锗硅（SiGe ) , 或是化 合物半导体材料， 例如氮化镓（ GaN )、砷化镓（ GaAs )、磷化铟 (InP)、 锑化铟 （InSb ) ， 以及碳基半导体例如石墨烯、 SiC、 碳納管等等。 出 于与 CMOS工艺兼容的考虑， 衬底 10优选地为体 Si或 SOI。 特别地， 第一 MOSFET的衬底 10A可以与第二 MOSFET的衬底 10B材质相同 或者不同， 并且以下同理地， 各结构或者材料层中 A与 B可以相同或 者不同。 在衬底 10中形成浅沟槽隔离 （STI ) 1 1 (包括 1 1A、 1 1B ) , 例如先光刻 /刻蚀衬底 10形成浅沟槽然后采用 LPCVD、 PECVD等常规 技术沉积绝缘隔离材料并 CMP平坦化直至露出衬底 10, 形成 STI 11 , 其中 STI 11 的填充材料可以是氧化物、 氮化物或氮氧化物。

在整个晶片表面也即衬底 10和 STI 11 表面依次沉积栅极绝缘层 21 (包括 21A、 21B ) 和栅极材料层 22 (包括 22A、 22B ) 并刻蚀形成 栅极堆叠结构 20 ( 21/22 ) 。 其中对于后栅工艺而言， 栅极堆叠结构是 伪栅极堆叠结构， 将在后续工艺中去除， 因此栅极绝缘层 21优选为氧 化硅的垫层， 伪栅极层 22优选为多晶硅、 非晶硅或微晶硅甚至是氧化 硅。 对于前栅工艺而言， 栅极堆叠结构将在后续工艺中保留， 因此栅 极绝缘层 21优选为氧化硅、 掺氮氧化硅、 氮化硅、 或其它高 K材料， 高 k材料包括但不限于包括选自 Hf0 ₂ 、 HfSiO _x 、 HfSiON、 HfA10 _x 、 H仃 aO _x 、 HfLaO _x 、 HfAlSiO _x 、 HfLaSiO _x 的铪基材料 （其中， 各材料依 照多元金属组分配比以及化学价不同， 氧原子含量 X可合理调整， 例 如可为 1 ~ 6且不限于整数） ， 或是包括选自 Zr0 ₂ 、 La ₂ 0 ₃ 、 LaA10 ₃ 、 Ti0 ₂ 、 Y ₂ 0 ₃ 的稀土基高 K介质材料， 或是包括 Α1 ₂ 0 ₃ ， 以其上述材料 的复合层； 栅极材料 22则可为多晶硅、 多晶锗硅、 或金属， 其中金属 可包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La 等金属单质、 或这些金属的合金以及这些金 属的氮化物， 栅极材料 22 中还可掺杂有（：、 F、 N、 0、 B、 P、 As等 元素以调节功函数。 栅极 （导电） 材料层 22与栅极绝缘层 21之间还 优选通过 PVD、CVD、ALD等常规方法形成氮化物的阻挡层（ 未示出：)， 阻挡层材质为 M _x N _y 、 M _x Si _y N _z 、 M _x Al _y N _z 、 M _a Al _x Si _y N _z , 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素。 更优选地， 栅极导电层 22 与阻挡 层不仅采用上下叠置的复合层结构， 还可以采用混杂的注入掺杂层结 构 ,也即构成栅极导电层 22与阻挡层的材料同时沉积在栅极绝缘层 21 上， 因此栅极导电层包括上述阻挡层的材料。

在整个器件上沉积材质例如为氮化硅、 氮氧化硅、 类金刚石无定 形碳 （DLC ) 的栅极侧墙材料， 并刻蚀形成栅极侧墙 30 (包括 30A、 30B ) 。

随后， 参照图 2A以及图 2B, 以栅极堆叠结构 20和栅极側墙 30 为掩模， 刻蚀两侧的衬底 10, 形成∑或倒梯形截面的源漏沟槽 12/13。 首先， 采用干法刻蚀， 例如氟基、 氯基、 氧基的 （反应） 等离子体刻 蚀，在栅极堆叠结构 20/栅极侧墙 30两側的衬底 10中形成第一沟槽 12 (包括 12A、 12B ) 。 第一沟槽 12具有基本或完全垂直的侧壁， 也即 上部和下部宽度基本或完全相等。 优选地， 第一沟槽 12的深度要小于 STI 1 1 的厚度， 以便于良好的绝缘隔离。 随后， 采用湿法腐蚀， 例如 采用 TMAH等腐蚀液， 侧向刻蚀第一沟槽 12侧壁， 形成第二沟槽 13 (包括 13A、 13B ) 。 由于第一沟槽 12—侧与氧化物材质的 STI 11相 接， 另一侧与位于栅极堆叠结构下方的硅材料的衬 底相接， 因此在湿 法腐蚀时， TMAH等腐蚀液基本不刻蚀 STI 1 1 , 而更多地侧向刻蚀栅 极堆叠结构下方的衬底 10, 由此形成了位于第一沟槽 12侧面且位于栅 极堆叠结构下方的第二沟槽 13。 第一沟槽 12与第二沟槽 13共同构成 了∑或倒梯形截面的源漏沟槽， 其中该截面沿垂直于衬底表面并且平 行于沟道区方向而选取。 所谓的∑或倒梯形截面， 其意在表示沟槽的 中部宽度大于上部和 /或下部的宽度。 优选地， 选取合适的腐蚀工艺参 数， 使得第二沟槽 13向栅极堆叠结构下方延伸的宽度大于等于栅� ��堆 叠结构宽度的一半， 从而使得两側的第二沟槽 13相接或相连通， 隔离 出了栅极堆叠结构 20下方的一部分硅材质的衬底 10 以作为未来的沟 道区 14 (包括 14A、 14B ) 。 值得注意的是， 虽然图 2A/2B显示了源 漏沟槽 12/13位于沟道区 14的下方以及斜下方，也即沟道区 14悬置在 栅极堆叠结构 20下方， 但是在垂直纸面也即垂直于沟道区方向上 （特 别是从顶视图看来， 未示出）， 由于源漏沟槽 12/13宽度小于等于栅极 堆叠结构 20的宽度 （由版图设计规则而定） ， 沟道区 14 实盾上在该 方向上源漏沟槽 12/13范围之外的距离上仍然与衬底 10的其余部分相 连而因此得到支撑。

参照图 3A和图 3B,在源漏沟槽中外延生长应力层。通过 MOCVD、 ALD、 MBE等外延生长工艺，在上述∑或倒梯形截面的 源漏沟槽 12/13 中外延生长了嵌入式的应力层 40 (包括 40A、 40B )。 其中， 对于不同 的 MOSFET类型， 应力层 40材质可以不同。 例如， 对于左側的第一 MOSFET ( PMOS ) 而言， 应力层 40A可以是 SiGe、 SiSn、 GeSn等及 其组合， 从而向沟道区 14A施加压应力， 提高空穴迁移率； 而对于右 侧的第二 MOSFET ( NMOS ) 而言， 应力层 40B可以是 Si:C、 Si:H、 SiGe:C等及其组合。其中，如图 3A所示，应力层 40A顶部高于 STI1 1A 顶部（外延生长时在边缘处生长速率低于中心 处，因此顶部高边缘低）， 而如图 3B所示， 应力层 40B顶部与 STI1 1B顶部齐平 （优选地可以外 延生长完成之后采用 CMP平坦化处理） ， 这种配置仅出于示意目的， 因此顶部高度差可以任意设定。

优选地， 在外延形成应力层 40 时， 可以进行原位掺杂， 以依照 MOSFET类型而调整应力层 40的导电类型， 例如对于 NMOS而言掺 杂磷 P、 砷 As、 锑 Sb等， PMOS掺杂硼 B、 铝 Al、 镓 Ga、 铟 In等。 此外， 外延生长中进行原位掺杂工艺时， 可以控制掺杂剂加入的时间 点， 以使得应力层 40靠近衬底 10底部的掺杂浓度小于靠近衬底 10顶 部的掺杂浓度， 例如应力层 40底部不进行原位掺杂而仅施加应力， 应 力层 40顶部原位掺杂作为源漏区。

进一步地， 为了更好调节器件的源漏区导电特性， 参照图 4A以及 图 4B, 在应力层 40中形成源漏扩展区 41 (包括 41A、 41B ) 以及源漏 区 42 (包括 42A、 42B ) 。 对于后栅工艺而言， 先腐蚀去除栅极侧墙 30, 然后以伪栅极堆叠 结构 20为掩模进行源漏第一次离子注入， 掺杂形成轻掺杂的源漏犷展 区 41A/41B (或称作 LDD区） ， 其杂质类型、 种类与上述原位掺杂类 似， 依照 MOSFET导电类型需要而设定， 因此不再赘述。 随后， 再次 沉积并刻蚀形成氮化物、 氮氧化物的栅极側墙 31A/31B。 以栅极側墙 31 为掩模进行源漏第二次离子注入， 形成重掺杂的源漏区 42A/42B, 其中源漏区 42与源漏扩展区 41 导电类型相同， 但是杂质浓度更高、 结深更大。 之后， 退火以激活掺杂离子。

对于前栅工艺而言， 不去除栅极侧墙， 而是利用倾斜离子注入的 工艺在栅极侧墙 30下方形成源漏扩展区 41 ,然后以栅极侧墙为掩模进 行垂直离子注入形成源漏区 42。 同样地， 退火以激活掺杂离子。

之后， 参照图 5A、 5B, 在源漏区上形成硅化物以及接触刻蚀停止 层。 对于包含了硅元素的应力层 40 而言， 可以直接在由与应力层 40 材质一致的源漏区 42上通过蒸发、 溅射、 MOCVD等工艺形成金属层 (未示出） , 例如为 Ni、 Pt、 Co、 Ti、 Ge及其组合， 随后在 550 ~ 850 °C下高温退火形成金属硅化物并且去除未反应 的金属层， 在源漏区 42 上留下硅化物层 50A、 50B, 其材质例如为 CoSi ₂ 、 TiSi ₂ 、 NiSi、 PtSi、 NiPtSi, CoGeSi、 TiGeSi、 NiGeSi, 以便降低源漏接触电阻。 随后， 在 整个器件上通过 PECVD、 HDPCVD, ALD等工艺形成材质例如为氮化 硅或 DLC的接触刻蚀停止层 （ CESL ) 60, 用于保护 MOSFET下层器 件结构的同时也向沟道区施加应力。

最后， 参照图 6A、 6B， 完成后续工艺， 制造出最终的 MOSFET 器件结构。 在整个器件上沉积第一层间介质层（ILD ) 71， 其材质例如 为低 k介质。

对于前栅工艺而言 （图中未示出） ， CMP平坦化 ILD71直至露出 栅极堆叠结构 20之后，刻蚀 ILD71 以暴露源漏区 42上的硅化物层 50， 沉积接触金属形成源漏金属塞。

对于后栅工艺而言， 平坦化 ILD71之后， 湿法腐蚀和 /或等离子刻 蚀去除伪栅极材料层 22以及作为垫氧化层的栅极绝缘层 21 ,在留下的 栅极沟槽中填充高 k材料的栅极绝缘层 23以及金属材料的栅极导电层 24 , 并且优选地在两者之间插入金属氮化物材料的 阻挡层， 调节功函 数的同时还防止了金属向栅极绝缘层扩散。 之后， 再次沉积第二 CESL6K 第二 ILD 72, 并 CMP平坦化。 依次刻蚀 ILD72、 CESL6K ILD71 , 形成暴露了硅化物 50 的接触孔， 在孔内填充金属形成源漏接 触塞 80。

最终形成的器件结构如图 6A、 6B所示， 包括衬底 10、 衬底 10上 的栅极堆叠结构 20、 栅极堆叠结构 20下方的衬底 10中的沟道区 14、 以及在衬底 10中位于沟道区 14下方以及两侧的应力层 40， 其中， 源 漏区 42 (以及源漏扩展区 41 )形成在应力层 40中， 应力层 40具有∑ 或倒梯形截面， 源漏区 42顶部具有金属硅化物层 50。 其余各个结构、 材料已经在方法步骤的描述中体现， 在此不再赘述。

在另一个实施例中， 图 5A、 图 5B形成硅化物 50的步骤中， 如果 应力层 40未包含硅元素， 则优选地在应力层 40上沉积形成含硅的盖 层 43A/43B, 例如 Si、 SiGe、 Si:C、 Si:H及其组合。 随后沉积金属层并 退火形成金属硅化物 50。 之后步骤与实施例 1相同。

因此， 在实施例 2中， 最终形成的器件结构如图 7A、 7B所示， 类 似地， 包括衬底 10、 衬底 10上的栅极堆叠结构 20、 栅极堆叠结构 20 下方的衬底 10中的沟道区 14、以及在村底 10中位于沟道区 14下方以 及两侧的应力层 40, 其中， 源漏区 42 (以及源漏扩展区 41 )形成在应 力层 40中， 应力层 40具有∑或倒梯形截面， 源漏区 42顶部具有含硅 的盖层 43， 盖层 43顶部具有金属硅化物层 50。 其余各个结构、 材料 已经在方法步骤的描述中体现， 在此不再赘述。

此外， 虽然本发明附图中仅显示了平面沟道的 MOS示意图， 但是 本领域技术人员应当知晓的是本发明的 MOS结构也可应用于其他例如 立体多栅、 垂直沟道、 纳米线等器件结构。

此外， 虽然本发明附图中显示的器件结构以及形成方 法适用于后 栅工艺， 但是本领域技术人员应当知晓本发明的不同应 力层结构也适 用于前栅工艺。

依照本发明的半导体器件及其制造方法， 在硅基材料的沟道区两 侧以及下方形成了应力层而作用于沟道区， 有效提升了沟道区载流子 迁移率， 提高了器件性能。

尽管已参照一个或多个示例性实施例说明本发 明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构 做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形 或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特 定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围 内的所有实施例。