以下、本発明の実施形態について添付の� ��面を参照して具体的に説明する。先ず、本� ��明の第1の実施形態について説明する。図1(a )及び(b)は、本第1実施形態に係る半導体装置� ��示す断面図である。図1(a)は、pMISFETの断面� �であり、図1(b)は、スクライブ領域に設けら� ��重ね合わせ検査に使用されるボックスマー� ��の断面図である。

 図1(a)に示すように、シリコン基板1の表� �には、pMISFET101の領域を囲むように素子分離� ��域2が設けられている。素子分離領域2はシ� �コン基板1に形成された溝を埋めるように成� ��されている。素子分離領域2としては、例え ばシリコン酸化膜が用いられる。この素子分 離領域2で他の素子から分離された領域内に� �ソース・ドレイン7が夫々素子分離領域2に接 するように互いに離隔して形成されている。 ソース・ドレイン7は、シリコン基板1に例え� ��ボロンを拡散させた拡散層である。ソース� ��びドレインの間にはソース及びドレインに� ��し且つ互いに離隔してソース・ドレイン拡� ��領域5が形成されている。ゲート絶縁膜3は� �2つのソース・ドレイン拡張領域5の先端及び その間のシリコン基板1表面を覆うように形� �されている。その上にはゲート電極4が形成� ��れている。ゲート電極4としては、例えばポ リシリコンが用いられる。6はゲート側壁で� �る。

 ゲート電極4及びソース・ドレイン7の上� �には、シリサイド化反応によりニッケルシ� �サイド8が形成されている。その上には強い� ��縮応力を有するシリコン窒化膜9がシリコン 基板1の表面全体を覆うように形成されてい� �。

 図1(b)において、図1(a)と同様にシリコン� �板1の表面に素子分離領域2が設けられている 。但し、図2(b)においては、素子分離領域2は� ��ックスマーク102のパターンを形成する目的� ��設けられている。この素子分離領域2の一部 を含むボックスマーク102の領域内にはシリコ ン基板1の表面上にシリコン酸化膜14が成膜さ れている。シリコン基板1の表面には図1(a)と� ��様にシリサイド化反応によりニッケルシリ� ��イド8が形成されている。これに対して、素 子分離領域2及びシリコン酸化膜14の表面では シリサイド化反応は起きないため、ボックス マーク102上にはニッケルシリサイド8は形成� �れていない。強い圧縮応力を有するシリコ� �窒化膜9は、シリコン酸化膜14の上からボッ� �スマーク102全体を覆うように形成されてい� �。

 図1(a)及び(b)において、強い圧縮応力を有 するシリコン窒化膜9の上には層間絶縁膜11が 形成されている。また、ソース・ドレイン7� �接続する電極を形成するためのコンタクト� �ール13が層間絶縁膜11及び強い圧縮応力を有� ��るシリコン窒化膜9を貫通するように設けら れている。なお、図1における半導体装置は� �コンタクトホール13を形成しレジストを除去 する前の状態を表している。また、本実施形 態における再露光後のレジスト12bは、形成し たレジストのパターンと下地のパターンの重 ね合わせ精度が検査により規格を満たさなか ったため、このレジストを除去した後再度形 成したレジストである。

 本実施形態においては、シリコン酸化膜1 4を成膜することによりボックスマーク102上� �ニッケルシリサイド8が形成されないため、� ��い圧縮応力を有するシリコン窒化膜9を形成 した後の気泡の発生を効果的に防止すること ができる。以下、その理由について説明する 。

 図2(a)及び(b)は、強い圧縮応力を有するシ リコン窒化膜9が形成される下地の種類によ� �気泡の発生状況を説明するための光学顕微� �による平面観察像である。図2(a)は、ニッケ� ��シリサイド下地50上に強い圧縮応力を有す� �シリコン窒化膜9を形成した例である。なお� ��平面観察像の大きさは、典型的なボックス� ��ーク102の大きさである40μm×40μmである。本� ��に示すように、強い圧縮応力を有するシリ� ��ン窒化膜9に複数の気泡10が観察された。こ� ��は、シリコン窒化膜9に印加された圧縮応力 が大きく、また、シリコン窒化膜9とニッケ� �シリサイド下地50との密着性が低いため、シ リコン窒化膜9とニッケルシリサイド下地50と の界面において応力を解放しようとして部分 的な剥がれが生じたためと考えられる。なお 、図示していないが引張応力を有するシリコ ン窒化膜及び弱い圧縮応力を有するシリコン 窒化膜を成膜した場合には、気泡が発生する 現象は確認されなかった。

 図2(b)は、各種の下地の上に強い圧縮応力 を有するシリコン窒化膜9を形成した場合の� �泡10の発生状況を比較したものである。本図 に示すように、ヒ素ドープシリコン上に形成 したコバルトシリサイド下地54の上に強い圧� ��応力を有するシリコン窒化膜9を成膜した場 合には、細かい多数の気泡10が観察された。� ��た、ボロンドープシリコン上に形成したコ� ��ルトシリサイド下地53又はノンドープシリ� �ン上に形成したコバルトシリサイド下地52で ある場合にも、数は少なくなるものの気泡10� ��観察された。このことから、金属シリサイ� ��の下地上に強い圧縮応力を有するシリコン� ��化膜9を形成する場合には、気泡10が発生し� ��いことが分かる。これに対して、下地がシ� ��コン酸化膜下地51である場合には、強い圧� �応力を有するシリコン窒化膜9を成膜しても� ��泡10の発生は観察されなかった。

 図3は、コバルトシリサイド下地55及びシ� ��コン酸化膜下地51上に強い圧縮応力を有す� �シリコン窒化膜9を成膜した後の平面観察像� ��ある。図3に示すようにコバルトシリサイド 下地55の領域には多数の気泡10が発生してい� �のが観察された。但し、シリコン酸化膜下� �51の領域との境界から約3μm以内の領域では� �バルトシリサイド下地55の領域であっても気 泡10は見られなかった(気泡が形成されない領 域56)。これは、境界から3μmまではシリコン� �化膜下地51による密着の影響が及ぶためと考 えられる。上記の観察結果から、周囲をシリ コン酸化膜下地51で囲まれたコバルトシリサ� ��ド下地55の場合、両側からの寄与を考慮し� �も、領域の大きさがおよそ6μm×6μm以上にな� ��と気泡10が発生し易くなると考えられる。� �方、気泡が生じないようにボックスマーク� �大きさを小さくするとパターンの検出が困� �であるため、レジスト形成後の重ね合わせ� �度の検査ができない可能性がある。

 上述のコバルトシリサイド下地55に対し� �、シリコン酸化膜下地51の領域では気泡10は� ��察されなかった。これは、シリコン酸化膜� ��地51と強い圧縮応力を有するシリコン窒化� �9との密着性が高いためと考えられる。従っ� ��、図1(b)においてシリコン酸化膜14の上に強� ��圧縮応力を有するシリコン窒化膜9を成膜す れば気泡10が発生しないため、ボックスマー� ��102としての機能を満たすことができる。ま� ��、シリコン酸化膜14を成膜した後にシリサ� �ド化反応によりニッケルシリサイド8を形成� ��る工程を行っても、シリコン酸化膜14上に� �ニッケルシリサイド8は形成されない。以上� ��理由により、本実施形態においては、ボッ� ��スマーク102を構成するシリコン基板1を覆う ようにシリコン酸化膜14を成膜することとし� ��。

 図4に本実施形態の変形例を示す。図4(a)� �、一例として素子分離領域2に囲まれた領域� ��に外側からコバルトシリサイド21、シリコ� �酸化膜14の順で下地を形成し、その上から全 面に強い圧縮応力を有するシリコン窒化膜9� �成膜した場合の平面観察像である。また、� �4(b)は、図4(a)に示すX-X線による断面図である 。なお、平面観察像の大きさは、典型的なボ ックスマーク102の大きさである40μm×40μmであ る。図4(a)に示すように、素子分離領域2で囲� ��れた領域内において気泡10は発生していな� �。このため、図4(b)に示すようにボックスマ� ��ク102において、シリコン酸化膜14又は素子� �離領域2との境界からの距離が小さくなるよ� ��に金属シリサイドを形成することもできる� ��

 以上のように本発明の実施形態において� ��、検査パターンを覆うように形成される圧� ��応力膜は金属シリサイド層の上には形成さ� ��ていない。これにより、圧縮応力膜と金属� ��リサイド層との密着性が低いことによる気� ��の発生を防止することができる。このため� ��例えば検査パターンが重ね合わせ検査に使� ��される場合に、重ね合わせ検査を確実に行� ��ことができ、半導体装置の歩留まりを向上� ��せることができる。また、MISFETのソース・� ��レイン等に金属シリサイド層が形成されて� ��ることにより、スイッチングスピードが高� ��半導体装置を得ることができる。更に、圧� ��応力膜により強い圧縮応力を印加すること� ��できるため、pMISFETにおいて正孔の移動度を より高くすることができる。これにより、半 導体装置の性能をより向上させることができ る。

 以下に、図1に示す本実施形態の半導体装 置の製造方法について説明する。図5乃至11及 び図1は、本実施形態に係る半導体装置の製� �方法をその工程順に示す断面図である。な� �、図5乃至11及び図1において、(a)はpMISFET101の 断面図であり、(b)はボックスマーク102の断面 図である。

 先ず、図5(a)に示すようにシリコン基板1� �表面に素子分離領域2を形成する。この際、� ��5(b)においてスクライブ領域にボックスマー クのパターンを構成するため、同様に素子分 離領域2を形成する。ボックスマークの大き� �は、典型的には40μm×40μmの正方形であるが� �ボックスマーク102の検出の容易性を考慮し� �少なくとも6μm×6μm以上とする。

 次に、ゲート絶縁膜及びゲート電極膜を� ��膜し、その後パターニングすることにより� ��ゲート絶縁膜3及びゲート電極4を形成する� �ゲート電極4としてはポリシリコンを使用す� ��。次に、ゲート電極4をマスクとして、ボロ ンをイオン注入することにより、ソース・ド レイン拡張領域5を形成する。次に、この上� �CVD法でシリコン酸化膜を成長させ、エッチ� �ックにより、ゲート側壁6を形成する。その� ��、ゲート電極4及びゲート側壁6をマスクと� �て、ボロンをソース・ドレイン領域にイオ� �注入し、熱処理によりボロンを活性化させ� �、ソース・ドレイン7を形成する。

 次に、図6に示すように全面にシリコン酸 化膜を成膜後、フォトリソグラフィ法及びエ ッチング法により、図6(b)に示すボックスマ� �ク102以外の部分についてはシリコン酸化膜14 を除去する。

 次に、図7に示すようにニッケルをスパッ タして熱処理を行い、ソース・ドレイン7の� �面におけるシリサイド化反応によりニッケ� �シリサイド8を形成する。余剰のニッケルは� ��ェットエッチング等で除去する。このとき� ��ボックスマーク102の領域ではシリコン基板1 を覆うようにシリコン酸化膜14が存在してい� ��ため、ニッケルシリサイド8は形成されない 。なお、ニッケルシリサイド膜8を形成した� �、シリコン酸化膜14は除去してもよく、又は 残してもよい。

 次に、図8に示すように強い圧縮応力を有 するシリコン窒化膜9をpMISFET101を覆うように� ��膜する。このとき、ボックスマーク102の上� ��も強い圧縮応力を有するシリコン窒化膜9が 成膜される。この際、ボックスマーク102上に シリコン酸化膜14が形成されていることによ� ��、上述したように強い圧縮応力を有するシ� ��コン窒化膜9とシリコン酸化膜14の密着度は� ��いため、気泡は発生しない。また、前工程� ��おいてシリコン酸化膜14を取り除いた場合� �も、シリコン基板1と強い圧縮応力を有する� ��リコン窒化膜9との密着性は高いため、同様 に気泡は発生しない。

 次に、図9に示すように層間絶縁膜11を成� ��する。次に、図10に示すように層間絶縁膜11 の上にレジスト12aを塗布後、露光と現像工程 を経て、レジスト12aをパターニングする。そ の後、下地のパターンとレジスト12aのパター ンとの重ね合わせ精度を測定するため、ボッ クスマーク102を利用して検査装置で検査を行 う。このとき、ボックスマーク102上に気泡が 生じていないため、検査装置はボックスマー ク102を認識することができ、重ね合わせ精度 を測定できる。測定の結果、重ね合わせ精度 が所定の規格を満たしていない場合には、一 旦レジスト12aを除去し、再度レジストを塗布 して露光・現像を行う。図11は再露光後のレ� ��スト12bが形成された状態である。その後、� ��びボックスマーク102を利用して検査装置で� ��ね合わせ精度を測定する。重ね合わせ精度� ��所定の規格を満たすまで、レジストの除去� ��再形成を繰り返す。

 重ね合わせ精度が所定の規格を満たした� ��、次に、レジスト12bをマスクとしてコンタ� ��トホール13を開口することにより図1に示す� ��導体装置が得られる。この際、前工程にお� ��て下地のパターンとコンタクトホール13と� �位置が合っているため、歩留まり向上させ� �ことができる。また、図1(a)に示すようにニ� ��ケルシリサイド8をソース・ドレイン7及び� �ート電極4の上部に形成しているため、スイ� ��チングスピードが高い半導体装置が得られ� ��。

 以上のように本発明の実施形態において� ��、検査パターンの半導体領域を絶縁膜で覆� ��ことにより、この半導体領域に金属シリサ� ��ド層が形成されないようにすることができ� ��。これにより、圧縮応力膜に印加される圧� ��応力が大きい場合でも、圧縮応力膜を成膜� ��た後に気泡が発生することがない。このた� ��、例えば検査パターンが重ね合わせ検査に� ��用される場合に、重ね合わせ検査を確実に� ��うことができ、半導体装置の歩留まりを向� ��させることができる。

 図12は、本発明の第1の実施の形態により� ��強い圧縮応力を有するストレス窒化膜9を用 いてpMISFETを作製した場合の平面模式図であ� �。但し、製品領域22の素子自体は表示してい ない。図12において、ボックスマーク102は、� ��側がシリコン層25で外側が素子分離領域2の� ��合(102a)及び内側が素子分離領域2で外側がシ リコン層25の場合(102b)の両方が模式的に描か� ��ている。

 上述した図27と同様の理由で、図12におい て素子以外の領域には金属シリサイド層によ るダミーパターン24が敷き詰められ、素子以� ��の半導体領域の表面にも、ボックスマーク1 02等を除く領域にはダミーパターン24が設け� �れている。但し、ボックスマーク102の半導� �領域(シリコン層25)には金属シリサイドが形� ��されていない。なお、本図に示す内側がシ� ��コン層25で外側が素子分離領域2の場合(102a)� ��び内側が素子分離領域2で外側がシリコン層 25の場合(102b)のいずれの場合でもボックスマ� ��クとして認識可能である。

 なお、本発明を適用するにあたり注意す� ��き点が2点ある。第1に、金属シリサイドが� �成されない領域の近傍において、素子の特� �変動が起こる可能性があるという点である� �このため、必要により設計上本発明を適用� �るボックスマーク102の近くの製品領域には� �子を配置しないようにする。但し、本発明� �適用されるボックスマーク102の半導体領域� �、スクライブ領域23の中でも高々2%以内でし� ��ない。これは、LSIチップサイズが1mm×1mm、� �クライブ領域23の幅が100μm、ボックスマーク 102の半導体領域が20μm×20μm及び本発明が適用 されるボックスマーク102の数が5個と仮定し� �場合である。第2に、本実施形態によるボッ� ��スマーク102はその範囲に金属シリサイド層� ��形成されていないため、認識パターンが汎� ��の製品と異なるという点である。このため� ��本実施形態専用のパターン認識の条件を、� ��査装置に入力する必要がある。

 以上説明したように、本実施形態におい� ��はボックスマーク102の領域内のシリコン基� ��1をシリコン酸化膜14で覆うことにより、強� ��圧縮応力を有するシリコン窒化膜9を成膜し た後に気泡が発生することがない。これによ り、露光の重ね合わせ精度の測定を確実に行 うことができるため、半導体装置の歩留まり を向上させることができる。また、pMISFET101� �ソース・ドレイン7及びゲート電極4にニッケ ルシリサイド8が形成されているため、スイ� �チングスピードが高い半導体装置を得るこ� �ができる。更に、強い圧縮応力を有するシ� �コン窒化膜9を成膜してpMISFET101のチャネル領 域に強い圧縮歪を加えることにより、正孔の 移動度が高くなるため、これを利用して半導 体装置の性能を向上させることができる。

 なお、上述の本実施形態において、シリ� ��イド化反応によりニッケルシリサイド8を形 成することとしているが、本発明はこれに限 定されるものではない。例えば、コバルトシ リサイド、ニッケルプラチナシリサイド、プ ラチナシリサイド、イットリウムシリサイド 又はエルビウムシリサイドを形成することと してもよい。

 また、上述の本実施形態において、ボッ� ��スマーク102内の半導体領域を覆うようにシ� ��コン酸化膜14を形成することとしているが� �本発明はこれに限定されるものではない。� �の種類の絶縁膜を形成することとしてもよ� �、例えば、シリコン窒化膜を形成すること� �してもよい。

 次に、本発明の第2の実施形態について説 明する。図13(a)及び(b)は、本第2実施形態に係 る半導体装置を示す断面図である。図13(a)はp MISFETの断面図であり、図13(b)はスクライブ領� ��に設けられ重ね合わせ検査に用いられるボ� ��クスマークの断面図である。なお、図13(a)� �び(b)について以下に示す事項以外は第1の実� ��形態と同様であるので、図13(a)及び(b)にお� �て、図1と同一構成物には同一符号を付して� ��の詳細な説明は省略する。

 本実施形態は、図13(b)に示すようにボッ� �スマーク102を構成する素子分離領域2の上に� ��リシリコン層16が形成されている点におい� �上述の第1の実施形態と異なっている。本実� ��形態において、このポリシリコン層16は図13 (a)に示すゲート電極4と同じ材料である。ポ� �シリコン層16の周囲には側壁17が形成されて� ��る。この側壁17は、図13(a)に示すゲート側壁 6と同じ材料である。シリコン酸化膜15はポリ シリコン層16及び側壁17を覆うように成膜さ� �ている。上記以外は第1の実施形態と同様で� ��る。なお、図13(b)において、素子分離領域2� ��構成するボックスマーク102のパターンは、� ��12におけるボックスマーク102aのパターンに� ��当する。

 本実施形態においては、ボックスマーク1 02上にポリシリコン層16が形成されている。� �のポリシリコン層16の表面でシリサイド化反 応を起こさせると、ゲート電極4と同様にポ� �シリコン層16にもニッケルシリサイド8が形� �される。しかしながら、本実施形態におい� �は、ボックスマーク102上のポリシリコン層16 はシリコン酸化膜15に覆われているため、ニ� ��ケルシリサイド8が形成されない。これによ り、強い圧縮応力を有するシリコン窒化膜9� �成膜後に気泡が発生しないため、重ね合わ� �検査において検査装置がボックスマーク102� �正常に認識することができる。従って、上� �の第1の実施形態と同様に半導体装置の歩留� ��りを向上させることができる。また、pMISFET 101にはニッケルシリサイド8が形成されてい� �ため、スイッチングスピードが高い半導体� �置が得られる。

 以下に、図13に示す本実施形態の半導体� �置の製造方法について説明する。図14乃至20� ��び図13は、本実施形態に係る半導体装置の� �造方法をその工程順に示す断面図である。� �お、図14乃至20及び図13において、(a)はpMISFET1 01の断面図であり、(b)はボックスマーク102の� ��面図である。また、本実施形態の製造方法� ��おいて、上述の第1の実施形態の製造方法と 同一の工程については、その詳細な説明を省 略する。

 ここで、pMISFET101の製造工程については、 図5乃至11及び図1に示す第1の実施形態の製造� ��法と同一である。

 以下、主にボックスマーク102の製造工程� ��ついて説明する。先ず、図14(b)に示すよう� �、シリコン基板1のスクライブ領域に素子分� ��領域2を形成する。ボックスマーク102の大き さは、典型的には40μm×40μmの正方形であるが 、ボックスマーク102の検出の容易性を考慮し 、少なくとも6μm×6μm以上とする。次に、pMISF ET101においてゲート電極4を形成する際にボッ クスマーク102上にポリシリコン層16が同時に� ��成される。次に、pMISFET101においてゲート側 壁6を形成する際にボックスマーク102上のポ� �シリコン層16の周囲にもゲート電極4と同様� �側壁17が形成される。

 その後、図15(b)に示すように、ポリシリ� �ン層16及びその周囲の側壁17を覆うようにシ� ��コン酸化膜15が形成される。ここでは、全� �にシリコン酸化膜を成膜後、フォトリソグ� �フィ法及びエッチング法により、ボックス� �ーク102上以外の部分についてはシリコン酸� �膜を除去することでシリコン酸化膜15が得ら れる。

 次に、図16に示すように露出した半導体� �域にシリサイド化反応を起こさせることに� �り、ニッケルシリサイド8を形成する。この� ��き、ボックスマーク102上に形成されたシリ� ��ン酸化膜15の表面ではシリサイド化反応は� �こらないため、ニッケルシリサイド8は形成� ��れない。なお、ニッケルシリサイド膜8を形 成した後、シリコン酸化膜15は除去してもよ� ��、又は残してもよい。

 次に、図17に示すように強い圧縮応力を� �するシリコン窒化膜9をpMISFET上及びボックス マーク102上に成膜する。なお、ボックスマー ク102上にはシリコン酸化膜15が存在している� ��め、上述の第1の実施形態と同様に気泡は発 生しない。また、前工程においてシリコン酸 化膜15を取り除いた場合でも、ポリシリコン� ��と強い圧縮応力を有するシリコン窒化膜9と の密着性は高いため、気泡は発生しない。

 その後、図19、図20及び図14に示す層間絶� ��膜11、レジスト12a(又は再露光後のレジスト1 2b)及びコンタクトホール13の形成については� ��上述の第1の実施形態の製造方法と同様であ る。

 本実施形態においても、ボックスマーク1 02上に気泡が存在していないため、検査装置� ��ボックスマークを認識することができ、重� ��合わせ精度を測定できる。これにより、重� ��合わせ精度が所定の規格を満たすまでレジ� ��トの形成及び重ね合わせ検査を繰り返すた� ��、コンタクトホール13を下地のパターンと� �う適正な位置に形成することができる。こ� �ため、従来に比べて半導体装置の歩留まり� �向上させることができる。また、pMISFET101の� ��ース・ドレイン7及びゲート電極4にニッケ� �シリサイド8が形成されているため、スイッ� ��ングスピードが高い半導体装置を得ること� ��できる。更に、強い圧縮応力を有するシリ� ��ン窒化膜9を成膜してpMISFET101のチャネル領� �に強い圧縮歪を加えることにより、正孔の� �動度が高くなるため、これを利用して半導� �装置の性能を向上させることができる。

 前記検査パターンは、素子分離領域を含� ��でいてもよい。また、前記半導体領域は、� ��散層領域を含んでいてもよい。前記半導体� ��域は、ポリシリコン層を含んでいてもよい� ��

 また、前記検査パターンにおいて、前記� ��導体領域と前記圧縮応力膜との間に絶縁膜� ��形成されていてもよい。これにより、シリ� ��ン基板等の半導体領域の表面に金属シリサ� ��ド層が形成されないようにすることができ� ��。

 また、前記絶縁膜は、シリコン酸化膜で� ��ってもよいものである。また、前記絶縁膜� ��、シリコン窒化膜であってもよいものであ� ��。また、前記圧縮応力膜は、シリコン窒化� ��であってもよいものである。また、前記金� ��シリサイドは、コバルトシリサイドであっ� ��もよいものである。前記金属シリサイドは� ��ニッケルシリサイドであるように構成する� ��とができる。

 また、前記金属シリサイドは、ニッケル� ��ラチナシリサイドであってもよいものであ� ��。また、前記金属シリサイドは、ニッケル� ��ラチナシリサイドであってもよいものであ� ��。また、前記金属シリサイドは、イットリ� ��ムシリサイドであってもよいものである。� ��た、前記金属シリサイドは、エルビウムシ� ��サイドであってもよいものである。

 また、前記MISFETは、pチャネル型MISFETであ ってもよいものである。また、前記検査パタ ーンは、露光の重ね合わせ精度を検査するた めのボックスマークであってもよいものであ る。

 前記絶縁膜を、前記金属シリサイド層を� ��成した後に除去してもよい。また、前記検� ��パターンを形成する際に、素子分離領域を� ��成してもよい。

以上、実施形態(及び実施例)を参照して本� ��発明を説明したが、本願発明は上記実施形� ��(及び実施例)に限定されるものではない。� �願発明の構成や詳細には、本願発明のスコ� �プ内で当業者が理解し得る様々な変更をす� �ことができる。

 この出願は2007年3月15日に出願された日本 出願特願2007-067659を基礎とする優先権を主張� ��、その開示の全てをここに取り込む。