以下、本発明の実施の形態に係る半導体装� ��とその製造方法について、図面を参照しな� ��ら説明する。なお、図面において、同じ符� ��が付いたものは、説明を省略する場合があ� ��。また、図面は理解しやすくするために、� ��れぞれの構成要素を模式的に示したもので� ��形状などについては正確な表示ではない。
(実施の形態1)
 図1は、本発明の実施の形態1にかかる半導� �装置100の構成例を示した断面図である。

 図1に示すように本実施の形態1の半導体装� �100は、ゲート電極104と拡散層105からなる複� �のトランジスタが形成された基板101と、こ� �基板101上にトランジスタを覆って形成され� �第1の層間絶縁層106と、この第1の層間絶縁層 106を貫通して形成され、トランジスタの拡散 層105と電気的に接続された第1のコンタクト10 7を有している。そして、第1のコンタクト107� ��被覆して第1の層間絶縁層106上には第1の配� �108が形成され、第1の配線108を被覆して第1の 層間絶縁層106上には、第2の層間絶縁層109が� �更に第1の配線108上には上層配線と電気的に� ��続する第2のコンタクト110が形成される。半 導体基板101上には、メモリやバイCMOSなどの� �バイス本体回路102と抵抗変化素子書き換え� �ヒューズ回路103の領域が形成されている。

 半導体装置100の多層配線構造MLは、図1に� ��すように、n層(ここでは、nは2以上)の配線� �およびn層の層間絶縁層を有し、上述のトラ� ��ジスタと抵抗変化素子(詳細は後述)との間� �接続に用いられている。つまり、この多層� �線構造MLでは、層間絶縁層を介して異なる層 に配線が形成されている。

 具体的には、第nの層間絶縁層112上に形成 された最上層配線(第nの配線)114は、第(n-1)の� ��線111と第nのコンタクト113で電気的に接続さ れている。その最上層配線114上には、第(n+1)� ��層間絶縁層115が形成され、この第(n+1)の層� �絶縁層115を貫通して最上層配線114と接続す� �ように、第(n+1)のコンタクト116,117が形成さ� �ている。

 抵抗変化素子は、抵抗変化層119と、この� ��抗変化層119への電圧印加に用いる第1の端子 および第2の端子によって構成されている。

 本実施形態では、抵抗変化素子の下部電� ��118aは、第(n+1)のコンタクト116を被覆して第( n+1)の層間絶縁層115上に形成され、抵抗変化� �119は下部電極118a及び第(n+1)のコンタクト117� �被覆して、第(n+1)の層間絶縁層115上に形成さ れている。そして、ここでは、抵抗変化素子 の第1の端子の機能は、第(n+1)のコンタクト116 と下部電極118aが、抵抗変化素子の第2の端子� ��機能は、第(n+1)のコンタクト117が有するこ� �になる。

 なお、本明細書において、抵抗変化素子� ��おける「電極」とは、抵抗変化層119中の酸� ��を引き付け、抵抗変化層119が抵抗変化する� ��分に接触する導電部材を指すものとし、当� ��「電極」は、酸化・還元の標準電極電位が� ��対的に大きい白金などの貴金属で構成され� ��ことが多い。

 また、本実施形態では、抵抗変化素子を� ��む全面(特に抵抗変化素子の上面)を直接に� �覆して保護膜120のみが形成されている。例� �ば、窒化シリコンに代表されるように耐湿� �の高い保護膜を用いれば、その400℃以下の� �膜温度で数分以下の成膜時間という極めて� �いサーマルバジェットに抑制することがで� �る。つまり、本実施形態では、抵抗変化素� �へのサーマルバジェットを窒化シリコンの� �成工程に限定できるので、本実施形態の抵� �変化素子に付与されるトータル熱容量は、� �来の抵抗変化素に付与されるトータル熱容� �に比較して大幅に少なくなり、これにより� �抵抗変化素子のセル抵抗の変動を抑制でき� �という効果を奏する。更に、外部のデバイ� �と電気信号を授受するためのパッド開口部12 1が保護膜120及び第(n+1)の層間絶縁層115を貫通 して最上層配線114に接続するように形成され ている。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化する抵抗変化メモリを搭載した半導� ��装置を実現することができる。また、抵抗� ��化素子の上面は耐湿性の高い保護膜で完全� ��被覆されるので、外部環境の影響を受ける� ��となく、安定した抵抗変化特性、信頼性を� ��する。

 また、本実施形態では、第(n+1)のコンタ� �ト116,117にはタングステンを主成分とする充� ��材料、下部電極118aは白金を用い、抵抗変化 層119にはタンタル酸化物を用いた。

 これにより、抵抗変化層119に接する部分� ��第1の端子は白金により構成され、第2の端� �がタングステンにより構成され、両者の端� �材料が異なっている。このような構成とす� �ことにより、酸化・還元の標準電極電位が� �対的に大きい白金側で抵抗変化させること� �できる。

 また、抵抗変化層119は、遷移金属(ここで は、タンタル)の酸化物から構成され、異な� �酸素濃度からなる層を少なくとも2層を有す� ��。具体的には、下層側の部分(下部電極118a� �接触する部分)を、酸素濃度が高い遷移金属� ��化物層とした(下部電極と備える他の実施形 態でも同じ)。これにより、酸素の拡散終了� �に、電圧を印加することにより、酸素を片� �の端子に集中させる工程(フォーミング)が不 要になり、高いフォーミング電圧を必要とす ることなく、フォーミングレスかつ低電圧で 動作することができる。なお、このような2� �構造は、例えば、反応性スパッタリング法� �の反応ガス(酸素ガス)の流量を意図的に変え ること、または、抵抗変化層119の表面を酸化 させること、により形成できる。

 次に、本発明の実施の形態1に係る半導体 装置100を平面視した構造について説明する。

 図1Aは、本発明の実施の形態1に係る半導� ��装置100の複数の抵抗変化素子をアレイ化し� ��構成例を示す平面図である。また、図1AのA- A’の断面を矢印方向に見た断面は、図1Bに示 されており、上記図1に示した断面と同じ部� �に相当する。

 まず、抵抗変化素子の第1の端子側の平面 構成について説明する。

 図1Aおよび図1Bに示すように、第(n-1)の配� ��111a上に、複数の第nのコンタクト113、複数� �最上層配線114を構成する導電性の矩形パタ� �ン114aを介して、複数の第(n+1)のコンタクト11 6が配置されている。そして、第(n+1)のコンタ クト116を被覆して、抵抗変化素子の下部電極 118aが個別に形成されている。

 次に、抵抗変化素子の第2の端子側の平面 構成について説明する。

 図1Aおよび図1Bに示すように、個別に形成 された第(n-1)の配線111b上に、複数の第nのコ� �タクト113、複数の最上層配線114を構成する� �電性の矩形パターン114bを介して、複数の第( n+1)のコンタクト117が配置されている。

 最後に、抵抗変化素子の抵抗変化層の平� ��構成について説明する。

 図1Aおよび図1Bに示すように、1つの下部� �極118a及び隣接する1つの第(n+1)のコンタクト1 17を被覆するように抵抗変化層が形成されて� ��る。

 よって、図1A(平面図)に示すように、基本 単位となる抵抗変化素子が多数、二次元状に アレイ配置されている。

 このように、本実施形態の半導体装置100� ��は、コンタクト117は電極として機能し、1つ の抵抗変化素子は、1つの抵抗変化層119、1つ� ��下部電極118a、および1つの第(n+1)のコンタク ト117からなることが特徴である。即ち、隣接 する抵抗変化素子においては、抵抗変化層119 を共有していない構造である。

 以上の抵抗変化素子の平面構成から理解� ��きるとおり、複数の抵抗変化素子のそれぞ� ��は、他の抵抗変化素子との間で抵抗変化層� ��共有せずに、第1の端子、抵抗変化層及び第 2の端子をそれぞれ有している。よって、本� �施形態の抵抗変化素子は、他の隣接する抵� �変化素子の書き込みなどの影響を受けるこ� �なく、安定的に各抵抗変化素子を動作させ� �ことができ、これにより、ヒューズ素子と� �て有効に機能する。

 図2(a)から(d)及び図3(a)、(b)は本実施の形� �1の半導体装置100の最上層配線114以降の要部� ��製造方法を示す断面図である。トランジス� ��及び下層配線の工程については省略してい� ��。これらを用いて、本実施の形態1の半導体 装置100の要部の製造方法について説明する。

 図2及び図3に示すように本実施の形態1の� ��造方法は、最上層配線114を形成する工程と� ��第(n+1)のコンタクト116、117を形成する工程� �、下部電極118aを形成する工程と、抵抗変化� ��119を形成する工程と、保護膜120を形成する� ��程と、パッド開口部121を形成する工程とを� ��えている。

 図2(a)に示すように最上層配線114を形成す る工程において、トランジスタや下層配線を 被覆した第nの層間絶縁層112上に所望のマス� �を用いて最上層配線114を形成する。この場� �に外部デバイスと信号の授受を行うパッド� �タルも同時に形成する。

 次に、図2(b)に示すように第(n+1)のコンタ� ��ト116、117を形成する工程において、最上層� ��線114を被覆して全面に第(n+1)の層間絶縁層11 5を形成した後に、この第(n+1)の層間絶縁層115 を貫通して最上層配線114と接続するように、 第(n+1)のコンタクト116、117を形成する。コン� ��クトはタングステンを主成分として充填材� ��埋め込まれている。

 次に、図2(c)に示すように、抵抗変化素子 の下部電極118aを形成する工程において、第(n +1)の層間絶縁層115上で第(n+1)のコンタクト116� ��被覆するように所望のマスクでパターニン� ��して、抵抗変化素子の下部電極118aを形成す る。ここでは、下部電極118aの材料として上� �が白金、下層が窒化チタンして形成した。� �金は安定した抵抗変化特性を得るため、窒� �チタンは層間絶縁層との密着性を向上する� �めである。

 次に、図2(d)に示すように、抵抗変化層119を 形成する工程において、下部電極118a及び第(n +1)のコンタクト117を被覆して、第(n+1)の層間� ��縁層115上に所望のマスクでパターニングし� ��抵抗変化層119を形成する。ここでは、抵抗� ��化層119にタンタル酸化物を用いた。動作の� ��速性に加えて可逆的に安定した書き換え特� ��と良好な抵抗値のリテンション特性を有し� ��通常のSi半導体プロセスと親和性の高い製� �プロセスを実現できるからである。以上の� �成により、第1の端子の機能は、第(n+1)のコ� �タクト116と下部電極118aが、第2の端子の機能 は、第(n+1)のコンタクト117が有することにな� ��。

 次に、図3(a)に示すように、保護膜120を形成 する工程において、抵抗変化層119を含み抵抗 変化素子の全面(特に抵抗変化素子の上面)を� ��接に被覆して保護膜120を形成する。例えば� ��化シリコンに代表されるように耐湿性の高� ��保護膜を用いれば、その400℃以下の成膜温� ��で数分以下の成膜時間という極めて短いサ� ��マルバジェットに抑制することができる。

 そして、図3(b)に示すように、パッド開口部 121を形成する工程において、保護膜120及び第 (n+1)の層間絶縁層115を貫通して最上層配線114� ��接続するように、所望のマスクをパターニ� ��グして、外部のデバイスと電気信号を授受� ��るためのパッド開口部121を形成する。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。

(実施の形態2)
 図4は、本発明の実施の形態2にかかる半導� �装置200の構成例を示す断面図である。

 図4に示すように本実施の形態2の半導体装� �200は、最上層配線114上には、第(n+1)の層間絶 縁層115が形成され、この第(n+1)の層間絶縁層1 15を貫通して最上層配線114と接続するように� ��抵抗変化素子の下部電極118b、第(n+1)のコン� ��クト117が形成されている。抵抗変化層119は� ��部電極118b及び第(n+1)のコンタクト117を被覆� ��て、第(n+1)の層間絶縁層115上に形成されて� �る。ここでは、第1の端子の機能は、下部電� ��118bが、第2の端子の機能は、第(n+1)のコンタ クト117が有することになる。抵抗変化素子を 含む全面(特に抵抗変化素子の上面)を直接に� ��覆して保護膜120のみが形成されている。外� ��のデバイスと電気信号を授受するためのパ� ��ド開口部121が保護膜120及び第(n+1)の層間絶� �層115を貫通して最上層配線114に接続するよ� �に形成されている。なお、最上層配線114以� �の構造については、半導体装置100と同様で� �るので、説明は省略する
 このような構成とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を実現す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する。

 更に、半導体装置200においては、半導体� ��置100に比べて、抵抗変化層を凹凸のない平� ��面に形成することができ、膜厚ばらつきを� ��制し、安定した抵抗変化特性を有するとい� ��メリットがある。

 図5(a)から(d)及び図6(a)、(b)は本実施の形� �2の半導体装置200の最上層配線114以降の要部� ��製造方法を示す断面図である。トランジス� ��及び下層配線の工程については省略してい� ��。これらを用いて、本実施の形態2の半導体 装置200の要部の製造方法について説明する。

 図5及び図6に示すように本実施の形態2の� ��造方法は、最上層配線114を形成する工程と� ��第(n+1)のコンタクト117を形成する工程と、� �部電極118bを形成する工程と、抵抗変化層119� ��形成する工程と、保護膜120を形成する工程� ��、パッド開口部121を形成する工程とを備え� ��いる。

 図5(a)に示すように最上層配線114を形成す る工程において、トランジスタや下層配線を 被覆した第nの層間絶縁層112上に所望のマス� �を用いて最上層配線114を形成する。この場� �に外部デバイスと信号の授受を行うパッド� �タルも同時に形成する。

 次に、図5(b)に示すように第(n+1)のコンタ� ��ト117を形成する工程において、最上層配線1 14を被覆して全面に第(n+1)の層間絶縁層115を� �成した後に、この第(n+1)の層間絶縁層115を貫 通して最上層配線114と接続するように、第(n+ 1)のコンタクト117を形成する。このコンタク� ��117はタングステンを主成分として充填材で� ��め込まれている。

 次に、図5(c)に示すように、下部電極118b� �形成する工程において、再び第(n+1)の層間絶 縁層115を貫通して最上層配線114と接続するよ うに、開口部を形成した後に、白金メッキで この開口を埋め込み下部電極118bを形成する� �ここでは、下部電極118bを埋めるための開口� ��第(n+1)のコンタクト117の開口を異なるマス� �を用いて形成したが、同一の材料で埋め込� �場合、あるいは開口ごとに充填材を選択成� �させる場合などは同一のマスクを用いても� �まわない。マスク枚数を減少させ、プロセ� �コストを減少できるというメリットがある� �

 次に、図5(d)に示すように、抵抗変化層119 を形成する工程において、下部電極118b及び� �(n+1)のコンタクト117を被覆して、第(n+1)の層� ��絶縁層115上に所望のマスクでパターニング� ��て抵抗変化層119を形成する。半導体装置100� ��比べて、下地の凹凸がないので、スパッタ� ��やCVD法はもちろん、スピン塗布法での形成� ��可能である。以上の構成により、第1の端子 の機能は、下部電極118bが、第2の端子の機能� ��、第(n+1)のコンタクト117が有することにな� �。

 次に、図6(a)に示すように、保護膜120を形 成する工程において、抵抗変化層119を含み抵 抗変化素子の全面(特に抵抗変化素子の上面)� ��直接に被覆して保護膜120を形成する。

 そして、図6(b)に示すように、パッド開口 部121を形成する工程において、保護膜120及び 第(n+1)の層間絶縁層115を貫通して最上層配線1 14に接続するように、所望のマスクをパター� ��ングして、外部のデバイスと電気信号を授� ��するためのパッド開口部121を形成する。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、ポストプロセ� ��の影響を受けずに安定に抵抗変化メモリを� ��載した半導体装置を製造することができる� ��また、抵抗変化素子の上面は耐湿性の高い� ��護膜で完全に被覆されるので、外部環境の� ��響を受けることなく、安定した抵抗変化特� ��、信頼性を有する半導体装置を製造するこ� ��ができる。

(実施の形態3)

 図7は、本発明の実施の形態3にかかる半導� �装置300の構成例を示す断面図である。

 図7に示すように本実施の形態3の半導体装� �300は、最上層配線114の配線間には、第(n+1)の 層間絶縁層115が形成され、最上層配線114と第 (n+1)の層間絶縁層115の半導体基板101からの高� ��はほぼ等しく、両者で平坦面を形成してい� ��。この最上層配線114の一部と接続するよう� ��、抵抗変化素子の下部電極118cが形成されて いる。抵抗変化層119は下部電極118c及び最上� �配線の一部を被覆して、第(n+1)の層間絶縁層 115上に形成されている。ここでは、第1の端� �の機能は、下部電極118cが、第2の端子の機能 は、これと異電位にある最上層配線114が有す ることになる。抵抗変化素子を含む全面(特� �抵抗変化素子の上面)を直接に被覆して保護� ��120のみが形成されている。外部のデバイス� ��電気信号を授受するためのパッド開口部121� ��保護膜120を貫通して最上層配線114に接続す� ��ように形成されている。なお、最上層配線1 14以下の構造については、半導体装置100と同� ��であるので、説明は省略する
 このような構成とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、ポストプロセ� ��の影響を受けずに安定に抵抗変化メモリを� ��載した半導体装置を実現することができる� ��また、抵抗変化素子の上面は耐湿性の高い� ��護膜で完全に被覆されるので、外部環境の� ��響を受けることなく、安定した抵抗変化特� ��、信頼性を有する。

 更に、半導体装置300においては、半導体� ��置100に比べて、マスク枚数を1枚減少して、 既存LSIに最低でも2枚の追加で抵抗変化素子� �組み込むことが可能になり、プロセスコス� �を減少させるというメリットがある。

 図8(a)から(e)は本実施の形態3の半導体装� �300の最上層配線114以降の要部の製造方法を� �す断面図である。トランジスタ及び下層配� �の工程については省略している。これらを� �いて、本実施の形態3の半導体装置300の要部� ��製造方法について説明する。

 図8に示すように本実施の形態3の製造方� �は、最上層配線114を形成するための配線溝12 4を形成する工程と、最上層配線114を形成す� �工程と、下部電極118cを形成する工程と、抵� ��変化層119を形成する工程と、保護膜120及び� ��ッド開口部121を形成する工程とを備えてい� ��。

 図8(a)に示すように、最上層配線114を形成 するための配線溝124を形成する工程において 、トランジスタや下層配線を被覆した第nの� �間絶縁層112上に形成された第(n+1)の層間絶縁 層115中に所望のマスクを用いて最上層配線114 を形成するための配線溝124を形成する。

 次に、図8(b)に示すように最上層配線114を 形成する工程において、配線溝を導電材料で 埋め込み最上層配線114を形成する。この場合 に外部デバイスと信号の授受を行うパッドメ タルも同時に形成する。ここでは、タンタル をバリア層、配線の主成分として銅を用いた ダマシンプロセスを採用した。

 次に、図8(c)に示すように、下部電極118a� �形成する工程において、第(n+1)の層間絶縁層 115上で最上層配線114の一部と接続するように 、所望のマスクでパターニングして抵抗変化 素子の下部電極118cを形成する。ここでは、� �部電極118cの材料として上層が白金、下層が� ��化チタンして形成した。白金は安定した抵� ��変化特性を得るため、窒化チタンは層間絶� ��層との密着性を向上するためである。

 次に、図8(d)に示すように、抵抗変化層119 を形成する工程において、下部電極118c及び� �れとは異電位にある最上層配線114の一部を� �覆して、第(n+1)の層間絶縁層115上に所望のマ スクでパターニングして抵抗変化層119を形成 する。以上の構成により、第1の端子の機能� �、下部電極118cが、第2の端子の機能は、これ とは異電位にある最上層配線114が有すること になる。

 次に、図8(e)に示すように、保護膜120及び パッド開口部121を形成する工程において、抵 抗変化層119を含み抵抗変化素子の全面(特に� �抗変化素子の上面)を直接に被覆して保護膜1 20を形成した後に、保護膜120を貫通して最上� ��配線114に接続するように、所望のマスクを� ��ターニングして、外部のデバイスと電気信� ��を授受するためのパッド開口部121を形成す� ��。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態4)

 図9は、本発明の実施の形態4にかかる半導� �装置400の構成例を示す断面図である。

 図9に示すように本実施の形態4の半導体装� �400は、最上層配線114の配線間には、第(n+1)の 層間絶縁層115が形成され、最上層配線114と第 (n+1)の層間絶縁層115の半導体基板101からの高� ��はほぼ等しく、両者で平坦面を形成してい� ��。更にこの配線溝の中に抵抗変化素子の下� ��電極118dも埋め込まれている。抵抗変化層119 は下部電極118d及び最上層配線の一部を被覆� �て、第(n+1)の層間絶縁層115上に形成されてい る。ここでは、第1の端子の機能は、下部電� �118dが、第2の端子の機能は、これと異電位に ある最上層配線114が有することになる。抵抗 変化素子を含む全面(特に抵抗変化素子の上� �)を直接に被覆して保護膜120のみが形成され� ��いる。外部のデバイスと電気信号を授受す� ��ためのパッド開口部121が保護膜120を貫通し� ��最上層配線114に接続するように形成されて� ��る。なお、最上層配線114以下の構造につい� ��は、半導体装置100と同様であるので、説明� ��省略する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 更に、半導体装置400においては、半導体� ��置100に比べて、マスク枚数を1枚減少して、 既存LSIに最低でも2枚の追加で抵抗変化素子� �組み込むことが可能になり、プロセスコス� �を減少させるというメリットがある。また� �抵抗変化層を凹凸のない平坦面に形成する� �とができ、膜厚ばらつきを抑制し、安定し� �抵抗変化特性を有するというメリットもあ� �。

 図10(a)から(e)は本実施の形態4の半導体装� ��400の最上層配線114以降の要部の製造方法を� ��す断面図である。トランジスタ及び下層配� ��の工程については省略している。これらを� ��いて、本実施の形態4の半導体装置400の要部 の製造方法について説明する。

 図10に示すように本実施の形態4の製造方� ��は、最上層配線114を形成する工程と、下部� ��極118dを形成するための配線溝125を形成する 工程、下部電極118dを形成する工程と、抵抗� �化層119を形成する工程と、保護膜120及びパ� �ド開口部121を形成する工程とを備えている� �なお、最上層配線114を形成するための配線� �124を形成する工程は図8(a)で説明したので省� ��した。

 図10(a)に示すように、最上層配線114を形� �する工程において、配線溝を導電材料で埋� �込み最上層配線114を形成する。この場合に� �部デバイスと信号の授受を行うパッドメタ� �も同時に形成する。ここでは、タンタルを� �リア層、配線の主成分として銅を用いたダ� �シンプロセスを採用した。

 次に、図10(b)に示すように、下部電極118d� ��形成するための配線溝125を形成する工程に� ��いて、既に最上層配線114が埋め込み形成さ� ��た第(n+1)の層間絶縁層115中に所望のマスク� �用いて下部電極118dを形成するための配線溝1 25を形成する。

 次に、図10(c)に示すように、下部電極118d� ��形成する工程において、配線溝を導電材料� ��埋め込み下部電極118dを形成する。ここでは 、タンタルをバリア層、配線の主成分として 白金を用いたダマシンプロセスを採用した。 ここでは、下部電極118dを埋めるための配線� �125と最上層配線114を埋めるための配線溝124� �開口を異なるマスクを用いて形成したが、� �一の材料で埋め込む場合、あるいは開口ご� �に充填材を選択成長させる場合などは同一� �マスクを用いてもかまわない。マスク枚数� �減少させ、プロセスコストを減少できると� �うメリットがある。

 次に、図10(d)に示すように、抵抗変化層11 9を形成する工程において、下部電極118d及び� ��れとは異電位にある最上層配線114の一部を� ��覆して、第(n+1)の層間絶縁層115上に所望の� �スクでパターニングして抵抗変化層119を形� �する。以上の構成により、第1の端子の機能� ��、下部電極118dが、第2の端子の機能は、こ� �とは異電位にある最上層配線114が有するこ� �になる。

 次に、図10(e)に示すように、保護膜120及� �パッド開口部121を形成する工程において、� �抗変化層119を含み抵抗変化素子の全面(特に� ��抗変化素子の上面)を直接に被覆して保護膜 120を形成した後に、保護膜120を貫通して最上 層配線114に接続するように、所望のマスクを パターニングして、外部のデバイスと電気信 号を授受するためのパッド開口部121を形成す る。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態5)

 図11は、本発明の実施の形態5にかかる半導� ��装置500の構成例を示した断面図である。

 図11に示すように本実施の形態5の半導体装� ��500は、最上層配線114上には、第(n+1)の層間� �縁層115が形成され、この第(n+1)の層間絶縁層 115を貫通して最上層配線114と接続するように 、第(n+1)のコンタクト116,117が形成されている 。

抵抗変化素子の抵抗変化層119は第(n+1)のコン� ��クト116を被覆して、第(n+1)の層間絶縁層115� �に形成されている。更に、上部電極122aが抵� ��変化層119及び第(n+1)のコンタクト117を被覆� �て、第(n+1)の層間絶縁層115上に形成されてい る。ここでは、第1の端子の機能は、第(n+1)の コンタクト116と、第2の端子の機能は、上部� �極122a、第(n+1)のコンタクト117が有すること� �なる。

 抵抗変化素子を含む全面(特に抵抗変化素子 の上面)を直接に被覆して保護膜120のみが形� �されている。更に、外部のデバイスと電気� �号を授受するためのパッド開口部121が保護� �120及び第(n+1)の層間絶縁層115を貫通して最上 層配線114に接続するように形成されている。

 なお、最上層配線114以下の構造について� ��、半導体装置100と同様であるので、説明は� ��略する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 また、本実施形態では、第(n+1)のコンタ� �ト116,117にはタングステンを主成分とする充� ��材料、上部電極122aは白金を用い、抵抗変化 層119にはタンタル酸化物を用いた。

 これにより、第1の端子はタングステンに より構成され、抵抗変化層119に接する部分の 第2の端子が白金により構成され、両者の端� �材料が異なっている。このような構成とす� �ことにより、酸化・還元の標準電極電位が� �対的に大きい白金側(上部電極側)で抵抗変化 させることができる。

 また、抵抗変化層119は、遷移金属(ここで は、タンタル)の酸化物から構成され、異な� �酸素濃度からなる層を少なくとも2層を有す� ��。具体的には、上層側の部分(上部電極122a� �接触する抵抗変化層119の上面及び側面に対� �する部分)を、酸素濃度が高い遷移金属酸化� ��層とした。このような構成とすることによ� ��、酸素の拡散終了後に、電圧を印加するこ� ��により、酸素を片側の端子に集中させる工� ��(フォーミング)が不要になり、高いフォー� �ング電圧を必要とすることなく、フォーミ� �グレス、更に低電圧で動作することができ� �。

 図12(a)から(d)及び図13(a)、(b)は本実施の形 態5の半導体装置500の最上層配線114以降の要� �の製造方法を示す断面図である。トランジ� �タ及び下層配線の工程については省略して� �る。これらを用いて、本実施の形態5の半導� ��装置500の要部の製造方法について説明する� ��

 図12及び図13に示すように本実施の形態5� �製造方法は、最上層配線114を形成する工程� �、第(n+1)のコンタクト116、117を形成する工程 と、抵抗変化層119を形成する工程と、上部電 極122aを形成する工程と、保護膜120を形成す� �工程と、パッド開口部121を形成する工程と� �備えている。

 図12(a)に示すように最上層配線114を形成� �る工程において、トランジスタや下層配線� �被覆した第nの層間絶縁層112上に所望のマス� ��を用いて最上層配線114を形成する。この場� ��に外部デバイスと信号の授受を行うパッド� ��タルも同時に形成する。

 次に、図12(b)に示すように第(n+1)のコンタ クト116、117を形成する工程において、最上層 配線114を被覆して全面に第(n+1)の層間絶縁層1 15を形成した後に、この第(n+1)の層間絶縁層11 5を貫通して最上層配線114と接続するように� �第(n+1)のコンタクト116、117を形成する。コン タクトはタングステンを主成分として充填材 で埋め込まれている。

 次に、図12(c)に示すように、抵抗変化素� �の抵抗変化層119を形成する工程において、� �(n+1)の層間絶縁層115上で第(n+1)のコンタクト1 16を被覆するように所望のマスクでパターニ� ��グして、抵抗変化素子の抵抗変化層119を形� ��する。ここでは、抵抗変化層119にタンタル� ��化物を用いた。動作の高速性に加えて可逆� ��に安定した書き換え特性と良好な抵抗値の� ��テンション特性を有し、通常のSi半導体プ� �セスと親和性の高い製造プロセスを実現で� �るからである。

 次に、図12(d)に示すように、上部電極122a� ��形成する工程において、抵抗変化層119及び� ��(n+1)のコンタクト117を被覆して、第(n+1)の層 間絶縁層115上に所望のマスクでパターニング して上部電極122aを形成する。ここでは、上� �電極122aの材料として下層が白金、上層が窒� ��チタンして形成した。白金は安定した抵抗� ��化特性を得るため、窒化チタンは保護膜と� ��密着性を向上するためである。以上の構成� ��より、第1の端子の機能は、第(n+1)のコンタ� ��ト116が、第2の端子の機能は、上部電極122a� �第(n+1)のコンタクト117が有することになる。

 次に、図13(a)に示すように、保護膜120を� �成する工程において、上部電極122aを含み抵� ��変化素子の全面(特に抵抗変化素子の上面)� �直接に被覆して保護膜120を形成する。

 そして、図13(b)に示すように、パッド開� �部121を形成する工程において、保護膜120及� �第(n+1)の層間絶縁層115を貫通して最上層配線 114に接続するように、所望のマスクをパター ニングして、外部のデバイスと電気信号を授 受するためのパッド開口部121を形成する。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態6)

 図14は、本発明の実施の形態6にかかる半導� ��装置600の構成例を示した断面図である。

 図14に示すように本実施の形態6の半導体装� ��600は、最上層配線114上には、第(n+1)の層間� �縁層115が形成され、この第(n+1)の層間絶縁層 115を貫通して最上層配線114と接続するように 、第(n+1)のコンタクト116,117が形成されている 。

 抵抗変化素子の抵抗変化層119は第(n+1)の� �ンタクト116,117を被覆して、第(n+1)の層間絶� �層115上に形成されている。更に、上部電極12 2bが抵抗変化層119を被覆して形成されている� ��ここでは、第1の端子の機能は、第(n+1)のコ� ��タクト116および上部電極122bが有し、第2の� �子の機能は、第(n+1)のコンタクト117が有する ことになる。

 抵抗変化素子を含む全面(特に抵抗変化素 子の上面)を直接に被覆して保護膜120のみが� �成されている。更に、外部のデバイスと電� �信号を授受するためのパッド開口部121が保� �膜120及び第(n+1)の層間絶縁層115を貫通して最 上層配線114に接続するように形成されている 。

 なお、最上層配線114以下の構造について� ��、半導体装置100と同様であるので、説明は� ��略する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 また、本実施形態では、第(n+1)のコンタク� �116,117にはタングステンを主成分とする充填� ��料、上部電極122bは白金を用い、抵抗変化層 119にはタンタル酸化物を用いた。

 これにより、抵抗変化層119に接する部分の� ��1の端子はタングステンおよび白金により構 成され、第2の端子が、第1の端子の端子材料� ��ある白金とは異なる材料(具体的にタングス テン)により構成されている。このような構� �とすることにより、酸化・還元の標準電極� �位が相対的に大きい白金側(上部電極側)で抵 抗変化させることができる。

 また、抵抗変化層119は、遷移金属(ここでは 、タンタル)の酸化物から構成され、異なる� �素濃度からなる層を少なくとも2層を有する� ��具体的には、上層側の部分(上部電極122bと� �触する抵抗変化層119の上面に対応する部分)� ��、酸素濃度が高い遷移金属酸化物層とした� ��このような構成とすることにより、酸素の� ��散終了後に、電圧を印加することにより、� ��素を片側の端子に集中させる工程(フォーミ ング)が不要になり、高いフォーミング電圧� �必要とすることなく、フォーミングレス、� �に低電圧で動作することができる。

 また、本実施形態とは反対には、第(n+1)� �コンタクト116,117には白金を主成分とする充� ��材料、上部電極122bはタングステンを用い、 抵抗変化層119にはタンタル酸化物を用いるこ とができる。

 このような構成とすることにより、酸化� ��還元の標準電極電位が相対的に大きい白金� ��(第1の端子あるいは第2の端子側)で抵抗変化 させることができる。上部電極122bは第1の端� ��と第2の端子を接続する配線抵抗を低下させ る裏打ちの機能を果たす。

 また、この場合には、抵抗変化層119の下� ��側の部分(第(n+1)のコンタクト116,117と接触す る抵抗変化層119の下面に対応する部分)を、� �素濃度が高い遷移金属酸化物層とすること� �なる。

 図15(a)から(d)は本実施の形態6の半導体装� ��600の最上層配線114以降の要部の製造方法を� ��す断面図である。トランジスタ及び下層配� ��の工程については省略している。これらを� ��いて、本実施の形態6の半導体装置600の要部 の製造方法について説明する。

 図15に示すように本実施の形態6の製造方� ��は、最上層配線114を形成する工程と、第(n+1 )のコンタクト116、117を形成する工程と、抵� �変化層119及び上部電極122bを形成する工程と� ��保護膜120及びパッド開口部121を形成する工� ��とを備えている。

 図15(a)に示すように、最上層配線114を形� �する工程において、トランジスタや下層配� �を被覆した第nの層間絶縁層112上に所望のマ� ��クを用いて最上層配線114を形成する。この� ��合に外部デバイスと信号の授受を行うパッ� ��メタルも同時に形成する。

 次に、図15(b)に示すように第(n+1)のコンタ クト116、117を形成する工程において、最上層 配線114を被覆して全面に第(n+1)の層間絶縁層1 15を形成した後に、この第(n+1)の層間絶縁層11 5を貫通して最上層配線114と接続するように� �第(n+1)のコンタクト116、117を形成する。コン タクトは白金を主成分として充填材で埋め込 まれている。

 次に、図15(c)に示すように、抵抗変化素� �の抵抗変化層119及び上部電極122bを形成する� ��程において、第(n+1)の層間絶縁層115上で第(n +1)のコンタクト116,117を被覆するように所望� �マスクでパターニングして、抵抗変化素子� �抵抗変化層119及び上部電極122bを形成する。� ��こでは、抵抗変化層119にタンタル酸化物、� ��部電極122bにタングステンを用いた。動作の 高速性に加えて可逆的に安定した書き換え特 性と良好な抵抗値のリテンション特性を有し 、通常のSi半導体プロセスと親和性の高い製� ��プロセスを実現できるからである。以上の� ��成により、第1の端子の機能は、第(n+1)のコ� ��タクト116が、第2の端子の機能は、第(n+1)の� ��ンタクト117が有することになる。

 そして、図15(d)に示すように、保護膜120� �びパッド開口部121を形成する工程において� �抵抗変化素子を含み全面(特に抵抗変化素子� ��上面)を直接に被覆して保護膜120を形成した 後に、保護膜120を貫通して最上層配線114に接 続するように、所望のマスクをパターニング して、外部のデバイスと電気信号を授受する ためのパッド開口部121を形成する。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態7)

 図16は、本発明の実施の形態7にかかる半導� ��装置700の構成例を示した断面図である。

 図16に示すように本実施の形態6の半導体装� ��700は、最上層配線114上には、第(n+1)の層間� �縁層115が形成され、この第(n+1)の層間絶縁層 115を貫通して最上層配線114と接続するように 、第(n+1)のコンタクト116,117が形成されている 。

 抵抗変化素子の抵抗変化層119は第(n+1)の� �ンタクト116を被覆して、第(n+1)の層間絶縁層 115上に形成されている。更に、上部電極122c� �抵抗変化層119を被覆して形成されている。� �部電極122cは抵抗変化層の開口部123を介して� ��第(n+1)のコンタクト117と接続されている。� �こでは、第1の端子の機能は、第(n+1)のコン� �クト116と、第2の端子の機能は、上部電極122c と第(n+1)のコンタクト117が有することになる� ��

 抵抗変化素子を含む全面(特に抵抗変化素 子の上面)を直接に被覆して保護膜120のみが� �成されている。更に、外部のデバイスと電� �信号を授受するためのパッド開口部121が保� �膜120及び第(n+1)の層間絶縁層115を貫通して最 上層配線114に接続するように形成されている 。

 なお、最上層配線114以下の構造について� ��、半導体装置100と同様であるので、説明は� ��略する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 また、本実施形態では、第(n+1)のコンタ� �ト116,117にはタングステンを主成分とする充� ��材料、上部電極122cは白金を用い、抵抗変化 層119にはタンタル酸化物を用いた。

 これにより、第1の端子はタングステンに より構成され、抵抗変化層119に接する部分の 第2の端子が白金により構成され、両者の端� �材料が異なっている。このような構成とす� �ことにより、酸化・還元の標準電極電位が� �対的に大きい白金側(上部電極側)で抵抗変化 させることができる。

 また、抵抗変化層119は、遷移金属(ここで は、タンタル)の酸化物から構成され、異な� �酸素濃度からなる層を少なくとも2層を有す� ��。具体的には、上層側の部分(上部電極122c� �接触する抵抗変化層119の上面及び側面に対� �する部分)を、酸素濃度が高い遷移金属酸化� ��層とした。このような構成とすることによ� ��、酸素の拡散終了後に、電圧を印加するこ� ��により、酸素を片側の端子に集中させる工� ��(フォーミング)が不要になり、高いフォー� �ング電圧を必要とすることなく、フォーミ� �グレス、更に低電圧で動作することができ� �。

 図17(a)から(d)、図18(a)及び(b)は本実施の形 態7の半導体装置700の最上層配線114以降の要� �の製造方法を示す断面図である。トランジ� �タ及び下層配線の工程については省略して� �る。これらを用いて、本実施の形態7の半導� ��装置700の要部の製造方法について説明する� ��

 図17及び図18に示すように本実施の形態7� �製造方法は、最上層配線114を形成する工程� �、第(n+1)のコンタクト116、117を形成する工程 と、抵抗変化層119に開口部123を形成する工程 、抵抗変化層119と上部電極122cを形成する工� �と、保護膜120を形成する工程と、パッド開� �部121を形成する工程とを備えている。

 図17(a)に示すように、最上層配線114を形� �する工程において、トランジスタや下層配� �を被覆した第nの層間絶縁層112上に所望のマ� ��クを用いて最上層配線114を形成する。この� ��合に外部デバイスと信号の授受を行うパッ� ��メタルも同時に形成する。

 次に、図17(b)に示すように第(n+1)のコンタ クト116、117を形成する工程において、最上層 配線114を被覆して全面に第(n+1)の層間絶縁層1 15を形成した後に、この第(n+1)の層間絶縁層11 5を貫通して最上層配線114と接続するように� �第(n+1)のコンタクト116、117を形成する。コン タクトはタングステンを主成分として充填材 で埋め込まれている。

 次に、図17(c)に示すように、抵抗変化層11 9に開口部123を形成する工程において、第(n+1) の層間絶縁層115上全面に抵抗変化層を形成し た後に、第(n+1)のコンタクト117に接続するた� ��の開口部123を所望のマスクでパターニング� ��て形成する。ここでは、抵抗変化層119にタ� ��タル酸化物を用いた。動作の高速性に加え� ��可逆的に安定した書き換え特性と良好な抵� ��値のリテンション特性を有し、通常のSi半� �体プロセスと親和性の高い製造プロセスを� �現できるからである。

 次に、図17(d)に示すように、抵抗変化層11 9と上部電極122cを形成する工程において、抵� ��変化層上全面に上部電極を形成した後に、� ��(n+1)のコンタクト116及びに抵抗変化層の開� �部123が被覆されるように所望のマスクで、� �抗変化層119と上部電極122cを同時にパターニ� ��グして形成する。ここでは、上部電極122cに 白金を用いた。以上の構成により、第1の端� �の機能は、第(n+1)のコンタクト116が、第2の� �子の機能は、上部電極122cと第(n+1)のコンタ� �ト117が有することになる。

 次に、図18(a)に示すように、保護膜120を� �成する工程において、上部電極122cを含み全� ��を被覆して保護膜120を形成する。

 そして、図18(b)に示すように、パッド開� �部121を形成する工程において、保護膜120及� �第(n+1)の層間絶縁層115を貫通して最上層配線 114に接続するように、所望のマスクをパター ニングして、外部のデバイスと電気信号を授 受するためのパッド開口部121を形成する。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態8)

 図19は、本発明の実施の形態8にかかる半導� ��装置800の構成例を示した断面図である。

 図19に示すように本実施の形態8の半導体装� ��800は、最上層配線114の配線間には、第(n+1)� �層間絶縁層115が形成され、最上層配線114と� �(n+1)の層間絶縁層115の半導体基板101からの高 さはほぼ等しく、両者で平坦面を形成してい る。この最上層配線114の一部と接続するよう に、抵抗変化素子の抵抗変化層119が形成され ている。上部電極122dは抵抗変化層119及び最� �層配線114の一部を被覆して、第(n+1)の層間絶 縁層115上に形成されている。ここでは、第1� �端子の機能は、最上層配線114の一部が、第2� ��端子の機能は、これと異電位にある最上層� ��線114と上部電極122dとが有することになる。 上部電極122dを含む全面を被覆して保護膜120� �みが形成されている。外部のデバイスと電� �信号を授受するためのパッド開口部121が保� �膜120を貫通して最上層配線114に接続するよ� �に形成されている。なお、最上層配線114以� �の構造については、半導体装置100と同様で� �るので、説明は省略する
 このような構成とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を実現す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する。

 更に、半導体装置800においては、半導体� ��置500に比べて、マスク枚数を1枚減少して、 既存LSIに最低でも2枚の追加で抵抗変化素子� �組み込むことが可能になり、プロセスコス� �を減少させるというメリットがある。

 図20(a)から(e)は本実施の形態8の半導体装� ��800の最上層配線114以降の要部の製造方法を� ��す断面図である。トランジスタ及び下層配� ��の工程については省略している。これらを� ��いて、本実施の形態8の半導体装置800の要部 の製造方法について説明する。

 図20に示すように本実施の形態8の製造方� ��は、最上層配線114を形成するための配線溝1 24を形成する工程と、最上層配線114を形成す� ��工程と、抵抗変化層119を形成する工程と、� ��部電極122dを形成する工程と、保護膜120及び パッド開口部121を形成する工程とを備えてい る。

 図20(a)に示すように、最上層配線114を形� �するための配線溝124を形成する工程におい� �、トランジスタや下層配線を被覆した第nの� ��間絶縁層112上に形成された第(n+1)の層間絶� �層115中に所望のマスクを用いて最上層配線11 4を形成するための配線溝124を形成する。

 次に、図20(b)に示すように、最上層配線11 4を形成する工程において、配線溝を導電材� �で埋め込み最上層配線114を形成する。この� �合に外部デバイスと信号の授受を行うパッ� �メタルも同時に形成する。ここでは、タン� �ルをバリア層、配線の主成分として銅を用� �たダマシンプロセスを採用した。

 次に、図20(c)に示すように、抵抗変化層11 9を形成する工程において、第(n+1)の層間絶縁 層115上で最上層配線114の一部と接続するよう に、所望のマスクでパターニングして抵抗変 化素子の抵抗変化層119を形成する。ここでは 、抵抗変化層119にタンタル酸化物を用いた。 動作の高速性に加えて可逆的に安定した書き 換え特性と良好な抵抗値のリテンション特性 を有し、通常のSi半導体プロセスと親和性の� ��い製造プロセスを実現できるからである。

 次に、図20(d)に示すように、上部電極122d� ��形成する工程において、抵抗変化層119及び� ��上層配線114の一部を被覆して、第(n+1)の層� �絶縁層115上に所望のマスクでパターニング� �て上部電極122dを形成する。ここでは、上部� ��極122dの材料として下層が白金、上層が窒化 チタンして形成した。白金は安定した抵抗変 化特性を得るため、窒化チタンは保護膜との 密着性を向上するためである。以上の構成に より、第1の端子の機能は、最上層配線114が� �第2の端子の機能は、これとは異電位にある� ��上層配線114と上部電極122dが有することにな る。

 そして、図20(e)に示すように、保護膜120� �びパッド開口部121を形成する工程において� �上部電極122dを含み抵抗変化素子の全面(特に 抵抗変化素子の上面)を直接に被覆して保護� �120を形成した後に、保護膜120を貫通して最� �層配線114に接続するように、所望のマスク� �パターニングして、外部のデバイスと電気� �号を授受するためのパッド開口部121を形成� �る。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。
(実施の形態9)

 図21は、本発明の実施の形態9にかかる半導� ��装置900の構成例を示す断面図である。

 図21に示すように本実施の形態9の半導体装� ��900は、最上層配線114の配線間には、第(n+1)� �層間絶縁層115が形成され、最上層配線114と� �(n+1)の層間絶縁層115の半導体基板101からの高 さはほぼ等しく、両者で平坦面を形成してい る。抵抗変化層119及び上部電極122eは最上層� �線114を被覆して、第(n+1)の層間絶縁層115上に 形成されている。ここでは、第1の端子の機� �は、最上層配線114の一部が、第2の端子の機� ��は、これと異電位にある最上層配線114およ� ��上部電極122eが有することになる。抵抗変化 素子を含む全面(特に抵抗変化素子の上面)を� ��接に被覆して保護膜120のみが形成されてい� ��。外部のデバイスと電気信号を授受するた� ��のパッド開口部121が保護膜120を貫通して最� ��層配線114に接続するように形成されている� ��なお、最上層配線114以下の構造については� ��半導体装置100と同様であるので、説明は省� ��する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 更に、半導体装置900においては、半導体� ��置600に比べて、マスク枚数を1枚減少して、 既存LSIに最低でも2枚の追加で抵抗変化素子� �組み込むことが可能になり、プロセスコス� �を減少させるというメリットがある。また� �抵抗変化層を凹凸のない平坦面に形成する� �とができ、膜厚ばらつきを抑制し、安定し� �抵抗変化特性を有するというメリットもあ� �。

 また、本実施形態では、最上層配線114には� ��を主成分とする充填材料、上部電極122eは白 金を用い、抵抗変化層119にはタンタル酸化物 を用いた。

これにより、酸化・還元の標準電極電位が相 対的に大きい白金側(上部電極側)で抵抗変化� ��せることができる。

 また、抵抗変化層119は、遷移金属(ここでは 、タンタル)の酸化物から構成され、異なる� �素濃度からなる層を少なくとも2層を有する� ��具体的には、上層側の部分(上部電極122eと� �触する抵抗変化層119の上面に対応する部分)� ��、酸素濃度が高い遷移金属酸化物層とした� ��このような構成とすることにより、酸素の� ��散終了後に、電圧を印加することにより、� ��素を片側の端子に集中させる工程(フォーミ ング)が不要になり、高いフォーミング電圧� �必要とすることなく、フォーミングレス、� �に低電圧で動作することができる。

 また、本実施形態とは反対には、最上層� ��線には白金を主成分とする充填材料、上部� ��極122eはタングステンを用いることができる 。

 このような構成とすることにより、酸化� ��還元の標準電極電位が相対的に大きい白金� ��(第1の端子あるいは第2の端子側)で抵抗変化 させることができる。上部電極122eは第1の端� ��と第2の端子を接続する配線抵抗を低下させ る裏打ちの機能を果たす。

 また、この場合には、抵抗変化層119の下� ��側の部分(最上層配線114と接触する抵抗変化 層119の下面に対応する部分)を、酸素濃度が� �い遷移金属酸化物層とすることになる。

 図22(a)から(d)は本実施の形態9の半導体装� ��900の最上層配線114以降の要部の製造方法を� ��す断面図である。トランジスタ及び下層配� ��の工程については省略している。これらを� ��いて、本実施の形態9の半導体装置900の要部 の製造方法について説明する。

 図22に示すように本実施の形態9の製造方� ��は、最上層配線114を形成するための配線溝1 24を形成する工程と、最上層配線114を形成す� ��工程と、抵抗変化層119及び上部電極122eを形 成する工程と、保護膜120及びパッド開口部121 を形成する工程とを備えている。

 図22(a)に示すように、最上層配線114を形� �するための配線溝124を形成する工程におい� �、トランジスタや下層配線を被覆した第nの� ��間絶縁層112上に形成された第(n+1)の層間絶� �層115中に所望のマスクを用いて最上層配線11 4を形成するための配線溝124を形成する。

 次に、図22(b)に示すように最上層配線114� �形成する工程において、配線溝を導電材料� �埋め込み最上層配線114を形成する。この場� �に外部デバイスと信号の授受を行うパッド� �タルも同時に形成する。ここでは、タンタ� �をバリア層、配線の主成分として銅を用い� �ダマシンプロセスを採用した。

 次に、図22(c)に示すように、抵抗変化素� �の抵抗変化層119及び上部電極122eを形成する� ��程において、第(n+1)の層間絶縁層115上で最� �層配線114の一部を被覆するように所望のマ� �クでパターニングして、抵抗変化素子の抵� �変化層119及び上部電極122eを形成する。ここ� ��は、抵抗変化層119にタンタル酸化物、上部� ��極122eに白金を用いた。動作の高速性に加え て可逆的に安定した書き換え特性と良好な抵 抗値のリテンション特性を有し、通常のSi半� ��体プロセスと親和性の高い製造プロセスを� ��現できるからである。以上の構成により、� ��1の端子の機能は、最上層配線114が、第2の� �子の機能も、これと異電位にある最上層配� �114が有することになる。

 そして、図22(d)に示すように、保護膜120及� �パッド開口部121を形成する工程において、� �部電極122eを含み抵抗変化素子の全面(特に抵 抗変化素子の上面)を直接に被覆して保護膜12 0を形成した後に、保護膜120を貫通して最上� �配線114に接続するように、所望のマスクを� �ターニングして、外部のデバイスと電気信� �を授受するためのパッド開口部121を形成す� �。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。

(実施の形態10)

 図23は、本発明の実施の形態10にかかる半導 体装置1000の構成例を示す断面図である。

 図23に示すように本実施の形態10の半導体装 置1000は、最上層配線114の配線間には、第(n+1) の層間絶縁層115が形成され、最上層配線114と 第(n+1)の層間絶縁層115の半導体基板101からの� ��さはほぼ等しく、両者で平坦面を形成して� ��る。抵抗変化素子の抵抗変化層119は最上層� ��線114の一部を被覆して、第(n+1)の層間絶縁� �115上に形成されている。更に、上部電極122f� ��抵抗変化層119を被覆して形成されている。� ��部電極122fは抵抗変化層の開口部123を介して 、最上層配線114の一部と接続されている。こ こでは、第1の端子の機能は、最上層配線114� �、第2の端子の機能は、これと異電位にある� ��上層配線114と上部電極122fが有することにな る。抵抗変化素子を含む全面(特に抵抗変化� �子の上面)を直接に被覆して保護膜120のみが� ��成されている。外部のデバイスと電気信号� ��授受するためのパッド開口部121が保護膜120� ��貫通して最上層配線114に接続するように形� ��されている。なお、最上層配線114以下の構� ��については、半導体装置100と同様であるの� ��、説明は省略する。

 このような構成とすることにより、最上� ��配線の上部に抵抗変化層を形成し、下層側� ��ら電位を引き出すことにより、配線工程な� ��のポストプロセスの影響を受けずに安定に� ��抗変化メモリを搭載した半導体装置を実現� ��ることができる。また、抵抗変化素子の上� ��は耐湿性の高い保護膜で完全に被覆される� ��で、外部環境の影響を受けることなく、安� ��した抵抗変化特性、信頼性を有する。

 更に、半導体装置1000においては、半導体 装置700に比べて、マスク枚数を1枚減少して� �既存LSIに最低でも2枚の追加で抵抗変化素子� ��組み込むことが可能になり、プロセスコス� ��を減少させるというメリットがある。

 また、本実施形態では、最上層配線には� ��を主成分とする充填材料、上部電極122fは白 金を用い、抵抗変化層119にはタンタル酸化物 を用いた。

 これにより、第1の端子は銅により構成さ れ、抵抗変化層119に接する部分の第2の端子� �白金により構成され、両者の端子材料が異� �っている。このような構成とすることによ� �、酸化・還元の標準電極電位が相対的に大� �い白金側(上部電極側)で抵抗変化させること ができる。

 また、抵抗変化層119は、遷移金属(ここで は、タンタル)の酸化物から構成され、異な� �酸素濃度からなる層を少なくとも2層を有す� ��。具体的には、上層側の部分(上部電極122f� �接触する抵抗変化層119の上面及び側面に対� �する部分)を、酸素濃度が高い遷移金属酸化� ��層とした。このような構成とすることによ� ��、酸素の拡散終了後に、電圧を印加するこ� ��により、酸素を片側の端子に集中させる工� ��(フォーミング)が不要になり、高いフォー� �ング電圧を必要とすることなく、フォーミ� �グレス、更に低電圧で動作することができ� �。

 図24(a)から(e)は本実施の形態10の半導体装 置1000の最上層配線114以降の要部の製造方法� �示す断面図である。トランジスタ及び下層� �線の工程については省略している。これら� �用いて、本実施の形態10の半導体装置1000の� �部の製造方法について説明する。

 図24に示すように本実施の形態10の製造方 法は、最上層配線114を形成するための配線溝 124を形成する工程と、最上層配線114を形成す る工程と、抵抗変化層119に開口部123を形成す る工程、抵抗変化層119と上部電極122fを形成� �る工程と、保護膜120及びパッド開口部121を� �成する工程とを備えている。

 図24(a)に示すように、最上層配線114を形� �するための配線溝124を形成する工程におい� �、トランジスタや下層配線を被覆した第nの� ��間絶縁層112上に形成された第(n+1)の層間絶� �層115中に所望のマスクを用いて最上層配線11 4を形成するための配線溝124を形成する。

 次に、図24(b)に示すように最上層配線114� �形成する工程において、配線溝を導電材料� �埋め込み最上層配線114を形成する。この場� �に外部デバイスと信号の授受を行うパッド� �タルも同時に形成する。ここでは、タンタ� �をバリア層、配線の主成分として銅を用い� �ダマシンプロセスを採用した。

 次に、図24(c)に示すように、抵抗変化層11 9に開口部123を形成する工程において、第(n+1) の層間絶縁層115上全面に抵抗変化層を形成し た後に、最上層配線114の一部に接続するため の開口部123を所望のマスクでパターニングし て形成する。ここでは、抵抗変化層119にタン タル酸化物を用いた。動作の高速性に加えて 可逆的に安定した書き換え特性と良好な抵抗 値のリテンション特性を有し、通常のSi半導� ��プロセスと親和性の高い製造プロセスを実� ��できるからである。

 次に、図24(d)に示すように、抵抗変化層11 9と上部電極122fを形成する工程において、抵� ��変化層上全面に上部電極を形成した後に、� ��上層配線114の一部及びに抵抗変化層の開口� ��123が被覆されるように所望のマスクで、抵� ��変化層119と上部電極122fを同時にパターニン グして形成する。ここでは、上部電極122fに� �金を用いた。以上の構成により、第1の端子� ��機能は、最上層配線114が、第2の端子の機能 は、これと異電位な最上層配線114と上部電極 122fが有することになる。

 そして、図24(d)に示すように、保護膜120� �びパッド開口部121を形成する工程において� �上部電極122fを含み抵抗変化素子の全面(特に 抵抗変化素子の上面)を直接に被覆して保護� �120を形成した後に、保護膜120を貫通して最� �層配線114に接続するように、所望のマスク� �パターニングして、外部のデバイスと電気� �号を授受するためのパッド開口部121を形成� �る。

 このような方法とすることにより、最上層� ��線の上部に抵抗変化層を形成し、下層側か� ��電位を引き出すことにより、配線工程など� ��ポストプロセスの影響を受けずに安定に抵� ��変化メモリを搭載した半導体装置を製造す� ��ことができる。また、抵抗変化素子の上面� ��耐湿性の高い保護膜で完全に被覆されるの� ��、外部環境の影響を受けることなく、安定� ��た抵抗変化特性、信頼性を有する半導体装� ��を製造することができる。

(実施の形態1の素子特性)
 図25は、本発明の実施の形態1の抵抗変化層1 19に使用しているタンタル酸化物を、電極で� ��んだ構造の素子の抵抗変化を示す一例で、� ��圧-電流のヒステリシス特性のグラフである 。図1に示す実施の形態1の構造においては、� ��軸はコンタクト116とコンタクト117の間の電� ��に、縦軸は抵抗変化層119に流れる電流値に� ��応する。電極間に正電圧を印加していくと� ��電流はほぼ電圧に比例して増加し、A点で示 す正電圧を超えると急激に電流は減少する。 すなわち低抵抗状態から高抵抗状態へ変化(� �抵抗化)している様子を示している。一方、� ��抵抗状態において、負電圧を印加していく� ��、B点で示す負電圧を超えると急激に電流は 増加する。すなわち高抵抗状態から低抵抗状 態へ変化(低抵抗化)している様子を示してい� ��。

 図26は、本発明の実施の形態1の抵抗変化層1 19に使用されているタンタル酸化物の抵抗変� ��を示すもう一つの例で、正負交互に100nsの� �圧パルスを印加したときの、抵抗値の変化� �示したものである。すなわち、図25の場合と 同様に、電極間に負の電圧を印加すると抵抗 値が減少して1.0×10 ³ ωの低抵抗値Raを示し、反対に正の電圧を印� �すると抵抗値が増加して1.2×10 ⁵ ωの高抵抗値Rbを示す。この2つの異なる抵抗� ��RaまたはRbのうち、どちらか一方を情報「0� �とし、もう一方を情報「1」とすると、抵抗� ��がどちらであるかで異なる情報「0」または 情報「1」を記録することができる。本応用� �では大きい方の抵抗値Rbを情報「0」に、小� �い方の抵抗値Raを情報「1」に割り当ててい� �。図26に示すように、記録情報に応じて正ま たは負のパルスを加えることで、抵抗変化層 119の抵抗値、すなわち情報を可逆的に不揮発 性の情報として書き換えることができる。

 ここで、本発明に使用している抵抗変化材� ��とその特性について、本発明者達が見出し� ��特徴を簡単に説明しておく。

 タンタル(Ta)やハフニウム(Hf)などの遷移� �属の酸化物は、酸素不足状態の組成の場合� �その両側をそれとは異なる金属の電極で接� �し電気的な信号を印加することで、抵抗変� �が生じる。特にその抵抗変化特性は、電極� �に双方向的な極性の印加電圧によって、高� �抗状態と低抵抗状態が切り換わる所謂バイ� �ーラー型の特性を示す。

 さらには、所定の遷移金属の酸化物に対� ��、抵抗変化が起こり易い電極材料と起こり� ��いと電極材料の組合せが存在し、それは、� ��化の難易度を示す指標である標準電極電位� ��深く関係している。例えばタンタルに比べ� ��準電極電位が高く酸化がされ難い白金電極� ��の組合せは、抵抗変化が起こり易く、それ� ��り低いタングステンとの組合せでは抵抗変� ��は起こり難い。

 これは、正電圧を印加した側の電極方向に� ��移金属の酸化物中の酸素イオンが移動・滞� ��することで、その電極近傍の遷移金属はよ� ��酸化反応が進行し高抵抗状態に変化し、逆� ��向の電圧印加で酸素が離脱し還元反応が進� ��し低抵抗状態に変化するメカニズムに基づ� ��ており、従って酸素イオンと反応しにくい� ��極材料が安定な抵抗変化特性には有効であ� ��ことを見出している。

 このことを、図1に示す実施の形態1の構造� �半導体装置に当てはめて考えると、白金で� �成された下部電極118aと接する側の抵抗変化� ��119で抵抗変化現象は安定に生じ、タングス� ��ンを主成分とする充填材料で構成されたコ� ��タクト117と接する側では抵抗変化現象は生� ��ない。すなわち、コンタクト117を基準にコ� ��タクト116に正電圧を印加していくと、図25� �示すA点の電圧を超えた電圧が印加されたと� ��高抵抗に変化し、逆に反対方向の電圧印加� ��よって、閾値電圧であるB点の電圧を超えた 電圧が印加されたときより低抵抗に変化する 動作になることがわかる。
(応用例)
 以下に、実施の形態1の半導体装置を適用し た幾つかの応用例を説明する。但し、実施の 形態2~10の何れの構造においても、抵抗変化� �の端子の一方が、白金等の標準電極電位の� �い電極材料で構成され、他方がより低い電� �材料で構成されているので、何れにも、以� �の応用例の半導体装置として用いることが� �きる。
(実施の形態1の応用例1)
 第1の応用例は、一つの半導体装置において 、その内部の不良ビットの救済や、電圧レベ ルなどの調整用途に用いる例であり、従来は レーザートリミングや電気ヒューズ手段が知 られている。

 図27は、実施の形態1の半導体装置を、プ� ��グラム機能を有するLSIに応用したときのブ� ��ック図で、所定の演算を実行する論理回路� ��備えるものである。  

 図27に示すように、本応用例の半導体装置40 0(ヒューズ回路)は、単一の半導体基板401上に 、CPU402と、外部回路との間でデータの入出力 処理を行う入出力回路403と、所定の演算を実 行する論理回路404と、アナログ信号を処理す るアナログ回路405と、自己診断を行うための BIST(Built In Self Test)回路406と、SRAM407(半導体� ��モリ)と、これらBIST回路406およびSRAM407と接� ��され、特定のアドレス情報を格納するため� ��救済アドレス格納レジスタ408とを備えてい� ��。つまり、本応用例の半導体チップでは、� ��述のとおり、実施の形態1の半導体装置が、 半導体メモリの不良ビットの救済に用いるヒ ューズ回路に組み込まれている。

 図28は、図27の救済アドレス格納レジスタ408 の構成を示す回路図である。本応用例の半導 体装置400では、簡単のため4ビットの情報を� �ログラムする構成で説明するが、これに限� �されるものではない。F119a、F119b、F119c、F119d はプログラム素子で、各々図1に示す本発明� �実施の形態1にかかる半導体装置100の抵抗変� ��層119に対応する。また、斜線入りの円で示� ��部分が白金で形成された下部電極118aの側で あることを示している。また、プログラム素 子F119a~F119dの一方の接点F116a~F116dは、図1に示� ��半導体装置100のコンタクト116の箇所に対応� ��、もう一方の接点F117a~F117dは、同様に図1に� ��す半導体装置100のコンタクト117の箇所に対� ��している。そして接点F116a~F116dは、第1の共� ��信号線であるBUS__Tにともに接続されている� ��

 409はプログラム素子F119a、F119b、F119c、F119 dの何れかを選択するプログラム素子選択回� �、410はこれらへの書き込み回路、411はこれ� �に記録された情報の読出し回路である。412� �制御回路で、半導体装置400のBIST回路406より� ��力される書き込みイネーブル信号WEと、書� �込みデータ信号WD、および、半導体装置400全 体の動作に係わるリセット信号RESET、および� ��ロック(図示せず)を入力とし、プログラム� �子選択回路409と、書き込み回路410と、読出� �回路411の制御信号を出力する。

 プログラム素子選択回路409は、N型MOSトラ ンジスタMN1、MN2、MN3、MN4より構成され、その 各々のソースまたはドレインの一方が、接点 F117a~F117dに繋がる側に接続され、その各々の� ��ースまたはドレインの他方が、第2の共通信 号線であるBUS__Bに接続される。また各々のゲ ートには、制御回路412の出力信号である選択 信号Ga~Gdが接続されている。

 書き込み回路410は、ソースを電源VDDに、� ��レインを第2の共通信号線BUS_Bに、ゲートを� ��御回路412の出力信号である低抵抗化指示信� ��NLR_Wが接続されたP型MOSトランジスタMP1と、� ��ースをグランドレベルであるVSSに、ドレイ� ��を第1の共通信号線であるBUS_Tに、ゲートに� ��御回路412の出力信号であるもう一つの低抵� ��化指示信号LR_Wが接続されたN型MOSトランジ� �タMN6で、低抵抗化用の書き込み回路を構成� �ている。

 また、ソースを電源VDDに、ドレインを第1 の共通信号線BUS_Tに、ゲートを制御回路412の� ��力信号である高抵抗化指示信号NHR_Wが接続� �れたP型MOSトランジスタMP2と、ソースをグラ� ��ドレベルであるVSSに、ドレインを第2の共通 信号線であるBUS_Bに、ゲートに制御回路412の� ��力信号であるもう一つの高抵抗化指示信号H R_Wが接続されたN型MOSトランジスタMN5で、高� �抗化用の書き込み回路を構成している。

 読出し回路411は、第1の共通信号線BUS_Tを� ��レインに、ソースをグランドレベルであるV SSに、ゲートには制御回路412の出力で読出し� ��示信号であるRGNDが接続されたN型MOSトラン� �スタMN7と、ソースを第2の共通信号線BUS_Bに� �レインをノードSOUTとしゲートには制御回路4 12の出力である電圧クランプ信号VCLMPを接続� �たN型MOSトランジスタMN8と、ソースを電源VDD� ��ドレインをノードSOUTとしゲートには制御回 路412の出力で負荷指示信号であるN_LDを接続� �た負荷電流供給用P型MOSトランジスタMP3と、� ��のノードSOUTを入力とし所定タイミングでSOU Tのデータをラッチするラッチ回路412で構成� �れ、読出し結果を出力信号RDとして出力する 。

 なお、読出し動作時、電圧クランプ信号VCLM Pは、所定電圧VCに設定された定電圧の信号で 、この電圧VCからN型MOSトランジスタMN8の閾値 電圧VTを減じた電圧以下に、概ね第2の共通信 号線BUS_Bの電圧はクランプされ、従って、読� ��し時にプログラム素子F119a~F119dに印加され� �電圧を抑制することでプログラム素子のデ� �スターブを防ぐ働きをしている。また、負� �電流供給用PMOSトランジスタMP3は、プログラ� ��素子F119a~F119dが高抵抗状態に設定されたと� �と、低抵抗状態に設定されたときのほぼ中� �の電流駆動能力を有するようにトランジス� �の大きさが設定されており、従って、プロ� �ラム素子F119a~F119dが高抵抗状態のときノード SOUTはハイレベルに、プログラム素子F119a~F119d が低抵抗状態のときノードSOUTは、ロウイレ� �ルとなる。

 以上のように構成された半導体装置400にお� ��て、救済アドレス格納レジスタ408に関係す� ��動作について説明する。

 まずBIST回路406は、診断指示信号TSTを受け取 った場合、SRAM407のメモリブロックの検査を� �行する。なお、このメモリブロックの検査� �、LSIの製造過程における検査の際、およびLS Iが実際のシステムに搭載された場合におけ� �各種の診断実行の際などに行われる。

 そしてメモリブロックの検査の結果、不良� ��ットが検出された場合、BIST回路406は、書き 込みイネーブル信号WEと書き込みデータ信号W Dを救済アドレス格納レジスタ408へ出力し、� �当する不良ビットのアドレス情報を救済ア� �レス格納レジスタ408に格納する。

 このアドレス情報の格納は、そのアドレス� ��報に応じて、該当するレジスタが備えるプ� ��グラム素子の抵抗状態を、高抵抗化または� ��抵抗化することによって、救済アドレス格� ��レジスタ408に対するアドレス情報の書き込� ��が行われる。

 アドレス情報の読出しは、半導体装置400の� ��動時等のリセット期間に実行され、SRAM407内 のレジスタにセットされる。そして、SRAM407� �アクセスされる場合、それと同時にそのレ� �スタのアドレス情報を比較し、一致の場合� �SRAM407内に設けられている予備の冗長メモリ� ��ルにアクセスし、情報の読み取りまたは書� ��込みが行われる。

 次に、救済アドレス格納レジスタ408の動作� ��、図29のタイミング図を用いて説明する。� �29では、書き込みサイクルと読出しサイクル が続けて行われる場合を示しており、また、 プログラム素子F119aおよびF119cにデータ“1”� �(即ち低抵抗値)を書き込み、プログラム素子 F119bおよびF119dにデータ“0” (即ち高抵抗値) を書き込む場合を例としている。

 なお救済アドレス格納レジスタ408は、クロ� ��クがハイレベルに変化するタイミングに同� ��して所定の動作が開始し、1クロックサイク ル内で一つのプログラム素子に対する書き込 みまたは読出しが完結するように構成されて いる。

 まず書き込みサイクルの動作について説明� ��る。

RESET信号と書き込みイネーブル信号WEがとも� �ハイレベルに設定されると、救済アドレス� �納レジスタ408は書き込みサイクルと認識し� �書き込み動作が実行される。
クロックサイクル毎にプログラム素子選択回 路409のN型MOSトランジスタMN1~MN4の各ゲートに� ��選択信号Ga、Gb、Gc、Gdの順番に、所定期間� �イレベルを出力され、プログラム素子F119a~F1 19dと第2の共通信号線BUS_Bが順番に接続される 。

 書き込みデータ信号WDは、第1サイクルと第3 サイクルはデータ“1”(即ち低抵抗化)のため 、クロックに同期しNLR_Wをロウレベル、LR_Wを ハイレベルに所定期間設定することでP型MOS� �ランジスタMP1とN型MOSトランジスタMN6を活性� ��し、第2の共通信号線BUS_Bの方が第1の共通信 号線BUS_Tに対しハイレベルとなり、プログラ� ��素子に対し低抵抗化書き込みが起こる方向� ��電圧印加パルスが設定される。さらに接点F 117aと接点F116aの間の電圧差が図25に示すB点の 電圧に相当する電圧以上になるように、P型MO SトランジスタMP1のソース電圧である電源電� �を設定することで、第1サイクルと第3サイク ルではデータ“1”の書き込み(即ち低抵抗化) を行うことができる。

 同様に、書き込みデータ信号WDは、第2サイ� ��ルと第4サイクルはデータ“0”(即ち高抵抗� ��)のため、クロックに同期しNHR_Wをロウレベ� ��、HR_Wをハイレベルに所定期間設定すること でP型MOSトランジスタMP2とN型MOSトランジスタM N5が活性化し、第1の共通信号線BUS_Tの方が第2 の共通信号線BUS_Bに対しハイレベルとなり、� ��ログラム素子に対し高抵抗化書き込みが起� ��る方向の電圧印加パルスが設定される。さ� ��に接点F117bと接点F116bの間の電圧差が図25に� ��すA点の電圧に相当する電圧以上になるよう に、P型MOSトランジスタMP2のソース電圧であ� �電源電圧を設定することで、第2サイクルと� ��4サイクルではデータ“0”の書き込み(即ち� ��抵抗化)を行うことができる。

 次に、読出しサイクルについて説明する。

 RESET信号のみがハイレベルに設定されると� �救済アドレス格納レジスタ408は読出しサイ� �ルと認識し、読出し動作が実行される。

 クロックサイクル毎にプログラム素子選択� ��路409のN型MOSトランジスタMN1~MN4の各ゲート� �、選択信号Ga、Gb、Gc、Gdの順番に、所定期間 ハイレベルを出力され、プログラム素子F119a~ F119dと第2の共通信号線BUS_Bが順番に接続され� ��。

 RGNDは、読出しサイクルの期間中ハイレベル を継続して出力して、N型MOSトランジスタMN7� �活性化し、第1の共通信号線BUS_Tをグランド� �ベルにする。一方、負荷指示信号N_LDは、ク� ��ックに同期してロウレベルが所定期間設定� ��れ、P型MOSトランジスタMP3を活性化し、第2� �共通信号線BUS_Bを通じて選択されたプログラ ム素子F119a~F119dの何れかに負荷電流を供給す� ��。

 その結果、P型MOSトランジスタMP3の実効的な 抵抗値と、選択されているプログラム素子の 抵抗値の比に対応した電圧にノードSOUTは収� �し、そのレベルをハイレベルまたはロウレ� �ルとして判定し、所定のタイミングでラッ� �回路412を用いてラッチすることにより、デ� �タの読出しを行うことができる。

 以上のように、この応用例のプログラム素� ��は、簡単な回路と制御方法で高速に素子へ� ��き込みおよびその書換えができるので、製� ��工程における検査や不良ビットの救済が容� ��になるだけではなく、経時変化した場合に� ��不良ビットの救済が可能となるため、長期� ��に亘って高品質を保つことできるという利� ��もある。

 また、実施の形態1の半導体装置の場合、最 上層配線の上部に抵抗変化層を形成し、下層 側から電位を引き出す構成で不揮発性の抵抗 変化素子が形成できるので、既存のLSIの製造 プロセスやライブラリを活用し、僅かな製造 工程の追加により安定で信頼性の高いプログ ラム素子を備えることができる。

 なお、応用例1で説明の半導体装置の不良ビ ットの救済用途の他、内部電源電圧の電圧値 調整やタイミング調整、LSIの仕様や機能の切 り替え等、従来知られているヒューズ素子で 適用されている用途にも同様に適用できる。
(実施の形態1の応用例2)
 第2の応用例は、DDR仕様のDRAMとコントロー� �LSIなどのように複数の半導体装置で構成さ� �たシステムとしての調整用途に関する。

 数百MHz台の高速クロックで動作するDDRイン� ��ーフェース仕様のDRAMは、大容量でかつ高速 データ転送速度を特徴とするメモリの代表で ある。そのため、これらのメモリを使用して システム設計をする場合、プリント基板上で の個々のメモリの配置場所や配置距離、配線 や信号特性、また個々のLSIのばらつきなどを 考慮して、コントロールLSIやプリント基板を 高精度に設計し、さらにはそれらを配置、接 続したシステムボード上で調整することが必 要となっている。

 図30(a)は、実施の形態1の半導体装置を、DRAM と制御用のLSIで構成されられる半導体システ ムに応用した例を示した図である。ここでは 、図30(a)に示すように、半導体メモリ搭載チ� ��プ(以下、「DRAM501」という)と、半導体メモ� ��搭載チップと電気的に接続されたコントロ� ��ルLSI搭載チップ(以下、「コントロールLSI502 」という)と、を備え、半導体メモリの不良� �ットの救済用の素子として実施の形態1の半� ��体装置100を用いる後述のヒューズ回路502が� ��コントロールLSI搭載チップに混載されてい� ��、システム500が例示されている。

 システム500は、DDRインターフェース仕様の� ��数のDRAM501とコントロールLSI502で構成され、 DRAM501の入出力回路503および、コントロールLS I502の入出力回路504はバス構成で接続され、� �互いにデータの受け渡しが行われる。これ� �は一つまたは複数のプリント基板上(図示せ� ��)に配置されており、お互いは金属配線で接 続され、システムボードを構成している。

 505はヒューズ回路、506は調整回路で入出力� ��路504を制御する。507は機能ブロックで、こ� ��コントロールLSIが使用される用途の機能を� ��している。ヒューズ回路505は、実施の形態1 の構造で、抵抗変化層119をヒューズ素子とし て必要個数備えており、システム500に配置さ れた複数個のDRAM501の個々とコントロールLSI50 2との間のタイミング遅延情報等がプログラ� �されており、複数個のDRAM501のうちアクセス� ��定されたDRAM501に該当するヒューズ素子のプ ログラム情報を読出し、調整回路506を通じて 入出力回路504のデータ取込みタイミング等を 調整する。ヒューズ回路505の構成は、応用例 1で説明した救済アドレス格納レジスタ408と� �様なので詳細は省略する。

 以上のように、この応用例のプログラム素� ��は、簡単な回路と制御方法で高速に素子へ� ��き込みおよびその書換えができる。そのた� ��、ヒューズ回路505へのプログラム情報の書� ��込みは、システムボードの設計情報を基に� ��ントロールLSIの製造出荷段階で行う方法や� ��さらにはシステムボードにDRAM501やコントロ ールLSI502が接続されたシステムボードの完成 後でも、搭載された半導体装置やプリント基 板のなど各種ばらつきを反映させて最適値の 書き込みをする個別のシステムボードの調整 が可能となり、システム設計の容易化が図ら れるとともに、信頼性の高い半導体システム を提供することができる。

 またこの実施の形態の場合、最上層配線の� ��部に抵抗変化層を形成し、下層側から電位� ��引き出す構成で不揮発性の抵抗変化素子が� ��成できるので、既存のLSIの製造プロセスや� ��イブラリを活用し、僅かな製造工程の追加� ��、安定で信頼性の高いプログラム素子を備� ��ることができる。

 図30(b)は、図30(a)と同じ目的を別形態で実施 したものであり、図30(a)と異なるのは、ヒュ� ��ズ回路の一部がDRAM側に配置されている点に ある。ここでは、
 図30(a)に示すように、半導体メモリ搭載チ� �プ(以下、「DRAM511」という)と、半導体メモ� �搭載チップと電気的に接続されたコントロ� �ルLSI搭載チップ(以下、「コントロールLSI512� ��という)と、を備え、半導体メモリの不良ビ ットの救済用の素子として実施の形態1の半� �体装置100を用いる後述のヒューズ回路513が� �半導体メモリ搭載チップに混載されている� �システム510が例示されている。

 システム510は、DDRインターフェース仕様の� ��数のDRAM511とコントロールLSI512で構成され、 DRAM511の入出力回路503および、コントロールLS I512の入出力回路504をバス構成で接続され、� �互いにデータの受け渡しが行われる。これ� �は一つまたは複数のプリント基板上(図示せ� ��)に配置されており、お互いは金属配線で接 続され、システムボードを構成している。

 513はヒューズ回路、514はヒューズ制御回路� ��515調整回路で入出力回路504を制御する。507� ��機能ブロックで、このコントロールLSIが使� ��される用途の機能を有している。ヒューズ� ��路513は、実施の形態1の構造で、抵抗変化層 119をヒューズ素子として規定の個数備えてい る。ヒューズ回路513とヒューズ制御回路514は 、応用例1で説明した図28に示す救済アドレス 格納レジスタ408に相当する回路が分割配置さ れたものである。ヒューズ回路513には救済ア ドレス格納レジスタ408の内、プログラム素子 F119a、・・・とプログラム素子選択回路409が� ��置され、ヒューズ制御回路514には救済アド� ��ス格納レジスタ408の書き込み回路410、読出� ��回路411、制御回路412に相当する回路が配置� ��れている。また、分割配置されたヒューズ� ��路513とヒューズ制御回路514は、第1の共通信 号線BUS__T、第2の共通信号線BUS_Bに相当する信 号線で接続される。本応用例では、図30(b)に� ��線で示すように、DRAM511とコントロールLSIを 繋ぐバスを兼用し、電源投入直後のシステム の初期化段階でDRAMが動作させていない時点� �、プログラム情報の伝播を行い、それ以降� �通常動作時は、プログラム選択回路によっ� �ヒューズ素子は電気的に切り離された状態� �設定しておく。

 この応用例の場合は、システムボードにDRAM 501やコントロールLSI502が接続されたシステム ボードの完成後でも、搭載された半導体装置 やプリント基板のなど各種ばらつきを反映さ せて最適値の書き込みをする個別のシステム ボードの調整が可能となり、システム設計の 容易化が図られるとともに、信頼性の高い半 導体システムを提供することができる。

 また、この応用例のようにDRAM側にヒューズ 素子を配置する利点は、コントロールLSIは様 々な製造プロセスが採用され、また様々な仕 様や機能のものがLSI化されており、一般的に は多数の製造メーカで少量多品種の開発・生 産が行われている実情がある。

従って、僅かな製造工程の追加と簡単な回路 構成で、安定で信頼性の高いプログラム素子 を備えることが可能であっても、必ずしもこ のようなプログラム素子を必要なシステムに 備えることができるとは限らない。

 一方、DRAMは規格化された仕様で、少品種大 量生産の開発・生産が行われている。実施の 形態1に従うと、DRAMでもその最上層配線の上� ��に抵抗変化層を形成し、下層側から電位を� ��き出す構成で不揮発性の抵抗変化素子が形� ��できるので、既存のDRAMの製造プロセスや回 路を活用し、僅かな製造工程の追加と簡単な 回路構成で、安定で信頼性の高いプログラム 素子を備えることができる。

 そして、規定個数だけヒューズ素子をDRAM側 に配置し、その書き込みおよび読出しの制御 仕様を規格化することで、多数のコントロー ルLSIの開発メーカは、その規格に従ってヒュ ーズ制御回路514の設計を既存のコントロール LSIの製造プロセスで設計すればよいことにな り、DRAMを適用するシステムにおいては、本� �用例のヒューズ素子を必要なときに使用す� �ことが広く一般的に可能となる。

 なお、図30(b)において、ヒューズ回路513と� �ューズ制御回路514をDRAM側とコントロールLSI� ��に分割配置する例を説明したが、図30(a)の� �うに分割しないでDRAM側に配置する構成であ� ��てもよい。

 また、本応用例はDDR仕様のDRAMを使用するシ ステムの例を示したが、これに限定されるも のではなく、高速のプロセッサーを複数搭載 するようなシステムなどにも同様に適用でき る。
(実施の形態1の応用例3)
 第3の応用例は、各種センサーと半導体装置 で構成されたシステムとしての調整用途に関 する
 図31は、実施の形態1の半導体装置を、外部� ��報入力装置を有するシステムに応用した例� ��示す図であり、システム520は、センサー521� ��、アナログ処理LSI522とデジタル処理LSI527で� ��成されている。ここでは、外部情報の入力� ��置(センサー521)と、この入力装置からの出� �信号を受け取るアナログ処理LSI搭載チップ(� ��下、「アナログ処理LSI522」という)と、アナ ログ処理LSI搭載チップからの出力信号を受け 取るデジタル処理LSI搭載チップ(以下、「デ� �タル処理LSI527」という)と、を備え、アナロ� ��処理LSI搭載チップの出力の調整用の素子と� ��て実施の形態1の半導体装置100を用いる補正 回路526が、アナログ処理LSI搭載チップに混載 されている、システム520が例示されている。

 センサー521は、外部情報の入力装置に相当� ��、音源入力のマイクや、位置変化を検出す� ��MEMS、などで構成される。

 アナログ処理LSI522はアンプ523、LPF(ロウパス フィールタ)524、ADC(A-D変換器)525と補正回路526 で構成される。補正回路526は、本発明の実施 の形態1の構造のプログラム素子を備え、応� �例1で適用した図28に示す救済アドレス格納� �ジスタ408と同様の回路構成を有しており、� �ナログ回路の調整方法は従来一般的に知ら� �ている手段を用いているので詳細は省略す� �。

 デジタル処理LSI527は、このLSIが使用され� ��用途の機能を有している。

 以上のような構成において補正回路526は� ��デジタル処理LSIへ引き渡す信号であるADC525� ��出力を微調整する手段として使用すること� ��、センサー521の製造ばらつきと、アナログ� ��理LSIを構成する各ブロックの製造ばらつき� ��両方をふくめの補正が行え、高性能なアナ� ��グ回路システムを構成できる。

 アナログ処理LSIは集積度があまり高くない� ��面、トランジスタばらつき等を抑えた高精� ��な特性や高出力特性が必要とされるため、� ��較的加工ルールの緩いCMOSプロセスや、Bi-CMO Sプロセスが用いられることが多い。一方デ� �タル処理LSIは、高集積で、高速処理が必要� �されるため、微細加工を用いたCMOSプロセス� ��用いられることが多い。

 このような構成においても実施の形態1に従 うと、アナログ処理LSIの最上層配線の上部に 抵抗変化層を形成し、下層側から電位を引き 出す構成で不揮発性の抵抗変化素子が形成で きるので、アナログ処理LSIの製造プロセスや ライブラリを活用し、僅かな製造工程の追加 と簡単な回路構成で、安定で信頼性の高いプ ログラム素子を備えることができ、システム 設計の容易化が図られるとともに、システム ボードの完成後でも個別に調整が行えるので 信頼性の高い半導体システムを提供すること ができる。