技术领域

本发明通常涉及一种半导体器件的制造方法及 其结构， 具体来说涉及 一种提高高 k栅介质 CMOS器件的性能的侧墙结构。 背景技术

随着半导体技术的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和 空间也需要进一步缩小。 32/22纳米工艺集成电路核心技术的应用已经成� �� 集成电路发展的必然趋势， 也是国际上主要半导体公司和研究组织竟相研 发的课题之一。 以"高 k/金属栅"技术为核心的 CMOS 器件栅工程研究是 32/22纳米技术中最有代表性的核心工艺， 与之相关的材料、 工艺及结构研 究已在广泛的进行中。

对于具有高 k/金属栅结构的 MOS器件，高 k栅介质薄膜的质量是保障 整个器件性能不断提高的关键， 尤其是高 k栅介质薄膜的氧空位和缺陷密 度。 目前， 铪（Hf )基高 k栅介质薄膜已成为最有潜力的工业化候选材� �， 并被成功应用到 Intel公司的 45nm和 32nm工艺中。但对于 Hf基高 k栅介 质薄膜来说， 一个很严重的问题是由薄膜中氧空位引起的一 系列问题， 如 对阔值电压和沟道载流子迁移率的退化， 可靠性降低等。 而且还对器件的 阔值电压产生严重的影响， 如费米能级钉扎效应和 pMOS器件中的平带电 压异常偏移现象 （Vfb roll-off ) 等。 如何降低 MOS器件， 尤其是 pMOS器 件中高 k栅介质薄膜中的氧空位缺陷密度已成为一个� �键性的研发课题。

在现有的高 k栅介质 /金属栅结构 MOS器件制造工艺中， 用化学方法 (如原子层沉积或者金属有机化学气相沉积） 生长的高 k栅介质薄膜层一 般缺陷和电荷陷阱较多， 而且高 k栅介质薄膜不够致密。 为使高 k栅介质 薄膜更加致密， 同时减少氧空位和缺陷陷阱， 一般需要在 400-1 100 °C的温 度下进行一次后沉积退火处理 （PDA ) 。 但在此过程中， 退火环境中的氧 会在高温下由于扩散作用进入具有高 k栅介质 /金属栅结构的 MOS器件中， 并穿过介质层最终到达 Si0 ₂ /Si界面处， 与硅衬底反应生成 Si0 ₂ , 从而使 Si0 ₂ 界面层变厚。 这一问题将导致整个栅结构 EOT (等效氧化层厚度） 的 增加， 并最终影响到 MOS器件的整体性能。 另外， 在 MOS器件制造工艺 中， 还有一步工艺需要在 950-1100 °C左右的温度下进行热退火来激活源 / 漏极中的掺杂离子。 在此热处理过程中， 高 k栅介质薄膜中的氧会扩散到 Si0 ₂ /Si界面处， 并在高 k栅介质薄膜中留下氧空位缺陷。 pMOS器件中使 用高 -k栅极电介质和金属栅极电极， 可能包含一些缺点， 这些缺陷会对器件 的阔值电压， 尤其是 pMOS器件的阔值电压特性产生严重的影响。 如何降 低 MOS 器件中由于氧空位引起的阔值电压增高问题已 成为纳米尺度 CMOS器件加工工艺的关键课题。

因此，需要一种改进的半导体器件及其制造方 法能够提高具有高 k栅介质 /金属栅结构的 CMOS器件的性能。 发明内容

鉴于上述问题， 本发明提供了一种半导体器件， 包括： 具有第一区域和第 二区域的半导体衬底； 在所述第一区域上的属于 pMOS器件的第一栅极结构； 在所述第二区域上的属于 nMOS 器件的第二栅极结构； 在所述第一栅极结 构的侧壁的多层第一侧墙， 其中所述多层第一侧墙中邻接所述第一栅极结 构的层为氧化物层； 在所述第二栅极结构的侧壁的多层第二侧墙， 其中所 述多层第二侧墙中邻接所述第二栅极结构的层 为氮化物层。

此外， 本发明还提供了一种半导体器件的制造方法， 包括： 提供具有 第一区域和第二区域的半导体衬底； 在所述第一区域上形成属于 pMOS器 件的第一栅极结构； 在所述第二区域上形成属于 nMOS器件的第二栅极结 构； 在所述第一栅极结构的侧壁形成多层第一侧墙 ， 其中所述多层第一侧 墙中邻接所述第一栅极结构的层为氧化物层； 在所述第二栅极结构的侧壁 形成多层第二侧墙， 其中所述多层第二侧墙中邻接所述第二栅极结 构的层 为氮化物层。

应用本发明不仅可以降低 pMOS器件中高 k栅介质中的氧空位缺陷， 而且还可以避免高温热处理过程中 nMOS器件的 EOT增大的问题，从而可 以有效地提高高 k栅介质 CMOS器件的整体性能。 附图说明

图 1示出了根据本发明的实施例的半导体器件的� �造方法的流程图； 图 2-14示出了根据本发明的不同方面的半导体器� �的结构图。 具体实施方式

本发明通常涉及一种半导体器件及其制造方法 ， 尤其涉及一种提高高 k栅介质 CMOS器件的性能的侧墙结构。 下文的公开提供了许多不同的实 施例或例子用来实现本发明的不同结构。 为了简化本发明的公开， 下文中 对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不 在于限制本发明。此外，本发明可以在不同例 子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目的， 其本身不指示所讨论各种实施例和 /或 设置之间的关系。 此外， 本发明提供了的各种特定的工艺和材料的例子 ， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材 料的使用。 另外， 以下描述的第一特征在第二特征之 "上，，的结构可以包括 第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成在 第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接触。

参考图 1 , 图 1 示出了根据本发明实施例的半导体器件的制造 方法的 流程图。 方法 100 可能包含在集成电路的形成过程或其部分中， 可能包括静 态随机存取存储器 （SRAM )和 /或者其它逻辑电路， 无源元件例如电阻、 电 容器和电感 , 和有源元件例如 P沟道场效应晶体管（ PFET ), N沟道场效应晶 体管 （NFET ), 金属氧化物半导体场效应晶体管 （MOSFET ), 互补金属氧化 物半导体（CMOS ) 晶体管， 双极晶体管， 高压晶体管， 高频晶体管， 其它记 忆单元， 其组合和 /或者其它半导体器件。

在步骤 101 , 首先提供具有第一区域 204和第二区域 206的半导体衬 底 202 (例如， 晶片） ， 参考图 2。 在实施例中， 衬底 202包括晶体结构中 的硅衬底。 如本领域所知晓的， 根据设计要求衬底可包括各种不同的掺杂 配置 （例如， p型衬底或者 n型衬底） 。 衬底的其它例子包括其它元素半 导体， 例如锗和金刚石。 或者， 衬底可包括化合物半导体， 例如， 碳化硅， 砷化镓， 砷化铟， 磷化铟， 或者石墨烯。 进一步， 为了提高性能， 衬底可 选择性地包括一个外延层 （epi层） ， 和 /或者硅绝缘体（SOI ) 结构。 更进 一步， 衬底可包括形成在其上的多种特征， 包括有源区域， 有源区域中的 源极和漏极区域， 隔离区域 （例如， 浅沟槽隔离 （STI ) 特征） ， 和 /或者 本领域已知的其它特征。 参考图 2 的例子， 提供了一个包含第一区域 204 和第二区域 206的半导体衬底 202。

随后， 在步骤 102在所述第一区域上形成属于 pMOS器件的第一栅极 结构， 并且在在所述第二区域上形成属于 nMOS器件的第二栅极结构。 例 如， 可以通过如下方法形成第一、 第二栅极结构。 在衬底 202上形成界面 层 208 , 如图 2所示。 界面层 208可直接形成在衬底 202上。 在本实施例 中， 界面层 208可以为 Si0 ₂ 、 SiON或者 Si ₃ N ₄ 。 界面层 208的厚度为大约 0.2-lnm, 优选为 0.2-0.8nm, 最优为 0.2-0.7nm。 也可以使用其他材料来形 成界面层， 例如氮化硅或者氮氧化硅材料。 界面层 208可使用原子层沉积、 化学气相沉积（CVD ) 、 高密度等离子体 CVD、 溅射或其他合适的方法 。 以上仅仅是作为示例， 不局限于此。

在所述界面层 208上形成栅极介质层 210 , 如图 3所示。 栅极介质层 210 可包括高 -k材料 （例如， 和氧化硅相比， 具有高介电常数的材料） 。 高 -k电介质的例子包括例如铪基材料， 如 Hf0 ₂ 、 HfSiO _x 、 HfON、 HfSiON、 HfA10 _x 其组合和 /或者其它适当的材料， 例如 A1 ₂ 0 ₃ 、 Zr0 ₂ 、 ZrSiO _x 、 Ta ₂ 0 ₅ 、 La ₂ 0 ₃ 、 HfLaO _x 、 LaA10 _x 、 LaSiO _x 、 以及以上所述材料的氮化物、 以上所述 材料的氮氧化物、 其他稀土元素氧化物、 其他稀土元素氮化物。 栅极电介 质层 210的形成可包括多个层， 包括那些在形成 nMOS晶体管栅极结构和 / 或者 pMOS晶体管栅极结构中使用到的层。 栅极电介质层可通过热氧化、 化学气相沉积、 原子层沉积 （ALD ) 形成。 实施例中， 栅极介质层 210的 厚度为大约 2-10nm, 优选为 2-5nm, 最优为大约为 2-3nm。 这仅是示例， 本发明不局限于此。

而后， 如图 4、 5所示， 在第一区域形成用于功函数控制的功函数金属 栅层 212 并且在第二区域形成用于功函数控制的功函数 金属栅层 214。 如 图 4所示， 在形成栅极介质层 210之后可以在其上沉积属于第一区域的功 函数金属栅层 212。功函数金属栅层 212可以包括在大约 2nm到大约 lOOnm 范围之间的厚度， 优选为 5-70nm, 最优为 10-50nm。 用于第一功函数金属 栅层的材料可以包括 TaC _x , TiN, TaN, MoN _x , TiSiN, TiCN, TaAlC , TiAIN, PtSi _x , Ni ₃ Si, Pt, Ru, Ir, Mo , Hf u, RuO _x 、 多晶硅和金属硅化物， 及其 它们的组合。 如图 5所示， 在栅极介质层 210之上沉积属于第二区域的功 函数金属栅层 214。 功函数金属栅层可以包括在大约 2nm到大约 lOOnm范 围之间的厚度， 优选为 5-70nm, 最优为 10-50nm。 用于第二功函数金属栅 层的材料可以包括 TaC , HfC , TiC , TiN, TaN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa _x , NiTa _x 、 多晶硅和金属硅化物， 及其它们 的组合。 这仅是示例， 本发明不局限于此。

而后， 在功函数金属栅层上沉积多晶硅层 216 , 如图 6所示， 所述多 晶硅层可以包括在大约 10-200nm 的厚度， 优选为 30-100nm , 最优为 50-70nm。 这仅是示例， 本发明不局限于此。

在沉积多晶硅层后对所述第一区域和第二区域 进行图形化， 以形成第 一栅极结构和第二栅极结构， 如图 7所示。 可以利用干法刻蚀或者湿法刻 蚀技术对所述第一区域和第二区域进行图形化 。 这仅是示例， 本发明不局 限于此。

在步骤 103 , 在所述第一栅极结构的侧壁形成多层第一侧墙 以及在所 述第二栅极结构的侧壁形成多层第二侧墙。 其中所述多层第一侧墙中邻接 所述第一栅极结构的层为氧化物层， 所述多层第二侧墙中邻接所述第二栅 极结构的层为氮化物层。

例如， 可以通过如下方法来形成多层第一侧墙和多层 第二侧墙。 在所 述第一区域和第二区域上沉积氧化物层 218。 例如可以通过如原子层沉积 方法、 等离子增强化学气象沉积方法等方法， 在第一区域和第二区域上沉 积氧化物层 218 , 如图 8所示， 所述氧化物层 218 的厚度可以为大约 1 - 10nm, 优选为 2 - 5nm, 最优为 2 - 3nm, 所述氧化物 218层可以是如 Si0 ₂ 或者其它含氧的合适氧化物材料例如 SiON _x , Hf0 ₂ , A1 ₂ 0 ₃ , Y ₂ 0 ₃ 等。

图形化所述氧化物层 218 , 并进行刻蚀， 以在第一区域形成邻接所述 第一栅极结构的第一侧墙 218 , 如图 9所示。 可以利用干法刻蚀或者湿法 刻蚀技术对所述氧化物层进行图形化。 这仅是示例， 本发明不局限于此。

而后，如图 10所示，在所述第一区域和第二区域上沉积氮� ��物层 220 例如可以通过如原子层沉积方法、 等离子增强化学气象沉积方法等方法， 在第一区域和第二区域上沉积氮化物层 220 , 所述氮化物层 220 的厚度可 以为大约 5 - 30nm, 优选为 10 - 20nm, 最优 10 - 15nm, 所述氮化物层 220 可以是如 Si ₃ N ₄ 或者其它合适的材料例如 A1N _X Hf ₃ N ₄ Ta ₃ N ₅ 等。

图形化所述氮化物层 220 , 并进行刻蚀， 以在第二区域形成邻接所述 第二栅极结构的第二侧墙 220 , 同时在第一区域形成邻接所述第一侧墙 218 的第二侧墙 220 , 如图 11所示。 可以利用干法刻蚀或者湿法刻蚀技术对所 述氧化物层进行图形化。 这仅是示例， 本发明不局限于此。

可选择地， 可以在形成氮化物层后对所述第一区域和第二 区域进行离 子注入， 从而形成第一源 /漏延伸区 222和第二源 /漏延伸区 224 , 如图 12 所示。可以选择的注入离子为 B BF ₂ As P、及其他适合于 nMOS和 pMOS 器件的离子等。 然而， 应该知道， 上述步骤可以可选择地执行， 或在适当 的时候根据需要执行。

而后，如图 13所示，在所述第一区域和第二区域上沉积氧� ��物层 226 例如， 可以通过如原子层沉积方法、 等离子增强化学气象沉积方法等方法， 在第一区域和第二区域上沉积氧化物层 226 , 例如可以釆用 Si0 ₂ 或者其它 合适的材料， 例如 SiON _x , Hf0 ₂ , A1 ₂ 0 ₃ , Y ₂ 0 ₃ 等， 所述氧化物层 226的厚 度可以为大约 1 - lOnm, 优选为 3 - 7nm, 最优为 3 - 5nm。 继而， 可以在 所述氧化物层 226上沉积氮化物层 228 , 例如可以通过如原子层沉积方法、 等离子增强化学气象沉积方法等方法， 在氧化物层 226 上沉积氮化物层 228 , 例如可以釆用 Si ₃ N ₄ 或者其它合适的材料， 例如 A1N _X , Hf ₃ N ₄ 等， 所 述氮化物层 228 的厚度可以为大约 5 - 50nm, 优选为 10 - 40nm, 最优为 20 - 30

图形化所述氮化物层 228 , 并进行刻蚀， 以在第一区域形成与第一栅 极结构的第二侧墙 220邻接的第三侧墙 226和第四侧墙 228 , 所述第三侧 墙可用作多层侧墙中第一和第二侧墙的刻蚀停 止层， 而所述第四侧墙可以 在随后的纳米级 CMOS期间加工工艺中提供用于嵌入式 GeSi源漏结构的 氮化物侧墙。 同时在第二区域形成与所述第二栅极结构的第 二侧墙 220邻 接的第三侧墙 226和第四侧墙 228 , 所述第三侧墙可用作多层侧墙中第二 侧墙的刻蚀停止层， 而所述第四侧墙可以在随后的纳米级 CMOS期间加工 工艺中提供用于嵌入式 GeSi源漏结构的氮化物侧墙。 如图 14所示。 可以 利用干法刻蚀或者湿法刻蚀技术对所述氧化物 层进行图形化。这仅是示例， 本发明不局限于此。

此后， 可以对器件进行加工， 例如进行离子注入， 以形成源 /漏极区， 并进行掺杂离子激活退火等工艺。

以上利用侧墙结构可以提高高 k栅介质 CMOS器件性能的示例中只是 本发明的一个典型的例子。 在本实施例中， 对于 nMOS和 pMOS器件， 所 用高 k栅介质为同一种材料， 所用功函数金属栅层为两种不同材料。 但在 其他示例中 （图中未示出） ， 对于 nMOS和 pMOS器件， 可以使不同种材 料的高 k栅介质，所用金属栅可能为同种材料。 同时，对于 nMOS和 pMOS 器件中所用的同一种或不同种高 k栅介质材料， 也可以可选择地在其上形 成不同种类的帽层材料， 如对于 nMOS 器件可以是稀土金属氧化物， 如 La ₂ 0 ₃ 和 Y ₂ 0 ₃ , 对于 pMOS器件可以是 Α1 ₂ 0 ₃ 等。 这些变化均不脱离本发 明的范围。

根据本发明， 一方面对于 pMOS 器件， 第一层氧化物侧墙可以在源 / 漏极掺杂离子激活退火过程中为高 k栅介质薄膜提供部分氧原子来降低高 k 栅介质层中的氧空位缺陷， 进而实现提高阔值电压的特性。 另外， 由于 氧元素的电负性很大， 所以侧墙中的氧如果部分扩散到金属栅电极中 ， 将 会提高金属栅电极的有效功函数， 这会进一步降低器件的阔值电压。 另一 方面， 侧墙中的氧可能扩散到 Si0 ₂ /Si界面处， 并和 Si衬底反应生成 Si0 ₂ , 并不不利地增加器件的 EOT, 因此， 对于 nMOS器件， 由于第一层侧墙是 氮化物， 所以当进行源 /漏极掺杂离子激活退火时， 就避免了由于来自于侧 墙中的氧扩散引起的 EOT增大问题。

利用本发明在 CMOS器件加工工艺中，在 nMOS器件和 pMOS器件中 分别引入不同结构的侧墙来提高具有高 k栅介质 /金属栅结构的 CMOS器件 的性能。 通过釆取该工艺， 不仅可以降低 pMOS器件中高 k栅介质中的氧 空位缺陷，而且还可以避免高温热处理过程中 nMOS器件的 EOT增大的问 题， 从而可以有效地提高高 k栅介质 CMOS器件的整体性能。

虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情 况下， 可以对这些实施例进 行各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容 易理解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描 述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为 本领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与 本发明描述的对应实施例大体相同的功能或者 获得大体相同的结果， 依照 本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。