本申请要求了 2011年 9月 8日提交的、申请号为 201110265211.4、发明名称为"半 导体器件及其制造方法"的中国专利申请的优� �权， 其全部内容通过引用结合在本申 请中。 技术领域

本发明涉及半导体器件领域， 更具体地， 涉及一种能够减小鰭片底部漏电流的半 导体器件及其制造方法。 背景技术

鳍式场效应晶体管 （FinFET) 由于对短沟道效应的良好控制而倍受关注。 图 1中 示出了示例 FinFET的透视图。 如图 1所示， 该 FinFET包括： 体 Si衬底 100; 在体 Si衬底 100上形成的鰭片 101 ; 跨于鰭片 101上的栅堆叠 102, 栅堆叠 102例如包括 栅介质层和栅电极层 （未示出）； 以及隔离层 （如 Si0 ₂ ) 103 ο 在该 FinFET中， 在栅 电极的控制下， 在鳍片 101中具体地在鰭片 101的三个侧面 （图中左、 右侧面以及顶 面） 中产生导电沟道。 也即， 鳍片 101位于栅电极之下的部分充当沟道区， 源、 漏区 则分别位于沟道区两侧。

在图 1的示例中， FinFET形成于体半导体衬底上， 但是 FinFET也可以形成于其 他形式的衬底如绝缘体上半导体（SOI)衬底上� � 另外， 图 1所示的 FinFET由于在鳍 片 101的三个侧面上均能产生沟道， 从而也称作 3栅 FET。 例如， 通过在鳍片 101的 顶壁与栅堆叠 102之间设置隔离层 （例如氮化物等）来形成 2栅 FET， 此时鳍片 101 的顶面没有受到栅电极的控制从而不会产生沟 道。

但是， 如图 1中所示， 鳍片的底部被 Si0 ₂ 隔离层 103所围绕， 从而栅电极无法对 这一部分进行有效的控制。 因而， 即使在截止状态下， 通过鳍片底部也能够在源、 漏 区之间形成电流路径， 从而导致漏电流。

因此， 需要一种新颖的半导体器件及其制造方法， 其能够有效降低鳍片底部的漏 电流。 发明内容

本发明的目的在于提供一种半导体器件及其制 造方法。

根据本发明的一个方面， 提供了一种半导体器件， 包括： 半导体层； 对所述半导 体层构图形成的鳍片； 以及跨于所述鳍片上的栅堆叠， 其中， 所述鳍片在底部包括掺 杂的阻挡区。 优选地， 对于 p型器件， 阻挡区可以包括 n型掺杂剂； 对于 n型器件， 阻挡区可以包括 p型掺杂剂。

在此， 鳍片可以包括若千具有不同高度的鳍片。 这种不同高度的鰭片例如可以通 过对同一半导体层进行不同深度的刻蚀而获得 。 为了精确控制刻蚀的深度， 可以设置 鳍片主体材料子层和刻蚀停止层的交替堆叠来 构成半导体层。

根据本发明的另一方面， 提供了一种制造半导体器件的方法， 包括： 提供半导体 层； 对所述半导体层进行构图以形成鰭片； 在所述鳍片的底部形成掺杂的阻挡区； 以 及横跨所述鳍片形成栅堆叠。

优选地， 在鳍片的底部形成掺杂的阻挡区的步骤可以包 括： 在鳍片的两侧， 向半 导体层中注入掺杂剂； 以及进行退火， 激活注入的掺杂剂， 使得掺杂剂扩散到鳍片的 底部。

根据本发明的实施例， 通过在鳍片底部形成阻挡区， 从而有效防止了源、 漏区之 间通过鰭片底部而形成的漏电流。 此外， 根据本发明的实施例， 通过将用来构成鳍片 的半导体层刻蚀不同的深度， 可以形成具有不同高度的鳍片， 从而提供具有不同宽度 的沟道， 并因此提供具有不同驱动能力的器件。 附图说明

通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：

图 1示出了根据现有技术的 FinFET的示意透视图；

图 2示出了根据本发明实施例的半导体器件的示� �透视图；

图 3 (a) -3 ( h) 示出了根据本发明实施例的制造半导体器件的 流程中各阶段得 到的结构的示意剖面图；

图 4示出了根据本发明另一实施例的半导体器件� �示意剖面图；

图 5示出了根据本发明另一实施例的半导体器件� �示意透视图； 以及 图 6 ( a) - (j ) 示出了根据本发明另 -实施例的制造半导体器件的流程中各阶段 得到的结构的示意剖面图。 具体实施方式

以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的半导体器 件的各种结构图及截面图。这些图 并非是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示 例性的， 实际中可能由于制造公差或技术限制而有所偏 差， 并且本领域技术人员根据 实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。

图 2示出了根据本发明一个实施例的半导体器件� �示意透视图。 如图 2所示， 该半 导体器件包括： 半导体层 1000; 在半导体层 1000中形成的接于半导体层的鳍片 1001 ; 以及跨于鳍片 1001上的栅堆叠， 其中在鳍片 1001的底部包括掺杂的阻挡区 1004， 用以 至少部分地阻挡漏电流。

半导体层 1000例如可以是体半导体材料的半导体衬底， 或者是位于衬底如 SOI衬 底等上的半导体层。 半导体层 1000可以包括各种半导体材料如 Si、 Ge、 SiGe或 III- V族 化合物半导体材料等。 如下面所述， 半导体层 1000也可以是包括多个半导体子层的叠 层结构。

鳍片 1001可以通过对半导体层 1000进行构图而得到。 例如， 利用构图的掩膜 （光 刻胶或硬掩膜）在半导体层 1000上覆盖鰭片 1001的区域，并对半导体层 1000进行刻蚀， 从而得到鳍片 1001。

栅堆叠 1002可以包括栅介质层如 Si0 ₂ 和栅电极层如多晶硅。 优选地， 栅介质层可 以包括高 K栅介质， 如 Hf0 ₂ 、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO等， 栅电极层可以包括金属栅电极， 如 Ti 、 Co、 M、 Al、 W等。 更为优 选地， 在栅介质层与栅电极层之间还夹有功函数调节 层。 功函数调节层例如可以包括 TiN、 TiAlN、 TaN、 TaAlN、 TaC等。

阻挡区 104优选地包括与器件导电类型相反类型的掺杂 剂。具体地，对于 p型器件， 阻挡区 104包括 n型掺杂剂； 而对于 n型器件， 阻挡区 104包括 p型惨杂剂。 在图 1中， 将 阻挡区 104示出为具有笔直而清晰的边界。 事实上， 由于掺杂剂的扩散， 阻挡区 104可 能具有并非锐利的边界。

在该半导体器件中， 在半导体层 1000上鰭片 1001的两侧， 还形成有隔离层 1003如 Si0 ₂ 等电介质， 以便将栅堆叠 1002与半导体层 1000相隔开。 如背景技术部分所述， 由 于隔离层 1003的存在， 栅电极不能有效控制鳍片 1001底部， 特别是与隔离层 1003的厚 度相对应的部分。 为了避免这种不利影响， 优选地阻挡区 1004的顶面高于隔离层 1003 的顶面， 从而栅电极能够更为有效地控制鳍片部分。 这里需要指出的是， 在附图中， 为了图示的方便， 将两者的顶面示意性示出为持平； 但是， 如上所述， 阻挡区 1004的 顶面优选地高于隔离层 1003的顶面。

以下， 将参照附图 3, 来描述制造图 2所示半导体器件的示例方法。 在以下， 以 Si 基材料为例进行描述， 但是应该理解的是， 本发明并不限于 Si基材料， 而是可以应用 于其他各种半导体材料。

如图.3 (a)所示， 提供体 Si半导体层 2000， 并在该体 Si半导体层 2000上依次形成 氧化物（氧化硅）层 2005和氮化物（氮化硅）层 2006。例如， 氧化物层 2005约为 2-5mn 厚， 氮化物层 2006约为 10-50nm厚。 该氧化物层 2005和氮化物层 2006在随后用作硬掩 膜。 另外， 在氮化物层 2006上形成构图的光刻胶 2007。 该构图的光刻胶 2007位于将要 形成鰭片的区域。

接下来， 如图.3 (b)所示， 对硬掩膜层 （包括氮化物层 2006和氧化物层 2005 )进 行构图。 具体地， 利用构图的光刻胶 2007作为掩膜， 对氮化物层 2006进行刻蚀如反应 离子刻蚀（RIE)。 该刻蚀停止于氧化物层 2005。 然后， 继续对氧化物层 2005进行刻蚀 如 RIE， 该刻蚀停止于 Si半导体层 2000， 从而形成构图后的硬掩膜层 2005和 2006。 最 后去除光刻胶 2007。

接下来， 如图 3 ( c)所示， 利用构图的硬掩膜层 2005和 2006作为掩膜， 对半导体 层 2000进行构图如 ME, 从而在半导体层 2000中形成鳍片 2001。 在此， 可以通过控制 RIE过程中的工艺参数如刻蚀时间等， 来控制形成的鳍片 2001的高度。

在此需要指出的是， 鰭片可以用本领域的其他各种方式来形成， 而不限于以上所 述的方式。

在形成鰭片之后， 如图 3 Cd)所示， 进行离子注入， 向半导体层 2000中注入用于 形成阻挡区的掺杂剂。 优选地， 对于 p型器件， 注入 n型掺杂剂； 对于 n型器件， 注入 p 型掺杂剂。 在此， 优选地以垂直于半导体层表面的方向进行注入 。 由于鳍片 2001的顶 部存在硬掩膜层 2005和 2006， 因此这种竖直注入不会将惨杂剂注入到鰭片 2001中。 在 此， 可以通过注入过程中的工艺参数如注入能量、 时间、 剂量等， 来控制掺杂剂注入 到半导体层 2000中的深度。

然后， 如图 3 ( e) 所示， 通过退火来激活注入的掺杂剂， 使得掺杂剂扩散到鳍片 2001的底部， 从而形成阻挡区 2004。 最终形成的阻挡区的掺杂浓度约为 I X 10 ¹⁶ cm― ³ 〜 l X 10 ¹⁹ cm- ³ 。 在此， 同样需要指出的是， 阻挡区 2004可能具有并非锐利的边界。 在图 中， 只是为了图示方便， 将阻挡区 2004示出为具有笔直且明确的边界。

接下来， 如图 3 ( f) 和 3 ( g) 所示， 在半导体层 2000上在鳍片 2001两侧形成隔离 层。 具体地， 首先如图 3 ( f)所示， 在整个结构上淀积一层氧化物层 2003， 如高密度 等离子 （HDP) 氧化物 （例如， Si0 ₂ )。 该氧化物层 2003的底部厚， 而位于鳍片 2001 侧面上的部分薄。 然后， 如图 3 (g)所示， 对氧化物层 2003进行各向同性回蚀， 以露 出鳍片 2001的侧面， 从而形成隔离层 2003。 优选地， 如上所述， 阻挡区 2004的顶面高 于隔离层 2003的顶面。

然后， 如图 3 (h)所述， 横跨鰭片 2001， 形成栅介质层 2002-1和栅电极层 2002-2， 它们构成栅堆叠。 在此之后， 可以同常规工艺中一样， 制作源 /漏区、 金属互连等， 完 成最终的器件。

这样， 就得到了根据本发明该实施例的半导体器件。 该器件的透视图类似于图 2 中的透视图 （图 2中没有示出栅堆叠的具体结构， 且没有示出硬掩膜层）。

对于硬掩膜层 2006和 2006， 可以一直保留； 也可以在形成栅堆叠之前予以去除， 从而可以制造三栅器件。

图 4示出了根据本发明另一实施例的半导体器件� �示意剖面图。 在该实施例中， 除了在鳍片底部包括阻挡区之外， 还在该器件中集成了具有不同高度的鳍片。

具体地， 如图 4所示， 该半导体器件包括半导体层 3000， 该半导体层 3000包括第 一区域 3000-1和第二区域 3000-2。 第一区域和第二区域中分别包括如图 3 (h)所示的 结构， 但是其中鳍片的高度不同。 具体地， 第一区域 3000-1中包括鰭片 3001-1 (顶部 可以具有硬掩膜层， 也可以不具有硬掩膜层）、跨于鳍片 3001-1的栅堆叠 3002-1 (图中 没有示出栅堆叠的 I羊细构造如栅介质层和栅电极层）、隔离层 3003-1、以及鳍片底部的 阻挡区 3004-1。 同样， 第二区域.3000- 2中包括鰭片 3001-2 (顶部可以具有硬掩膜层， 也可以不具有硬掩膜层）、跨于鳍片 3001-2的栅堆叠 3002-2 (图中没有示出栅堆叠的详 细构造如栅介质层和栅电极层）、 隔离层 3003-2、 以及鳍片底部的阻挡区 3004- 2。 鳍片 3001- 1和 3001-2的顶面持平， 但是它们的高度不同。 在此需要指出的是， 在本申请中， 鳍片的"高度"是指鳍片的顶面距其底面（即， 该鳍片所接于的半导体层的表面）的高度。例 如，在图 4所示的示例中，第一区域 3000-1 中鳍片的高度为鰭片 3001-1的顶面距半导体层 3000在第一区域中鳍片之外的区域中的 表面（在图 4中对应于隔离层 3003-1的底面）的高度； 第二区域 3000-2中鳍片的高度为 鳍片 3001-2的顶面距半导体层 3000在第二区域中鳍片之外的区域中的表面（� �图 4中对 应于隔离层 3003-2的底面） 的高度。

此外， 在此所述的 "接于"是指鳍片与半导体层之间直接接触， 并不存在其他材 料层。 存在这样一种情况： 在半导体层之下另外还存在其他层如衬底时， 鰭片可以贯 穿整个半导体层 （即， 利用整个厚度的半导体层来形成该厚度的鳍片 ）。 这时， 该鰭 片的底面与半导体层的底面相重合。 在本公开中， 将这种情况也认为是鳍片 "接于" 半导体层， 因为鳍片与半导体层之间并不存在其他材料层 。

图 4所示的半导体器件例如可以通过如下方法来� �成。

首先， 类似于图 3 ( a) 和 3 (b)所示的步骤， 在半导体层 3000上形成构图的硬掩 膜层。 在此， 该构图的硬掩膜层包括分别与第一区域 3000-1和第二区域 3000-2中将要 形成的鳍片对应的部分。

然后， 类似于图 3 ( c) 所示的步骤， 利用构图的硬掩膜层作为掩膜， 对半导体层 3000进行构图如 RIE。当 RIE进行到已经形成了第一区域 3000-1中的第一鳍片 3001-1时， 在第一区域 3000- 1中形成保护层例如光刻胶， 并继续对第二区域 3000- 2进行 RIE，直至 形成第二鳍片 3001-2。 之后， 去除第一区域 3000- 1中的保护层。

接下来的处理与以上参照图 3 (d) -.3 (h)所述的处理相同， 在此不再赘述。 可以看到， 根据本发明的实施例， 对半导体层进行构图， 使得在第一区域.3000-1 中半导体层的其余部分相对于鳍片部分下凹一 定深度 （在此， 称为 "第一深度 ")， 在 第二区域 3000-2中半导体层的其余部分相对于鳍片部分下 凹一定深度（在此，称为"第 二深度")。 通过使得第一区域和第二区域中下凹的深度不 同 （即， 第一深度不等于第 二深度）， 可以在第一区域和第二区域提供具有不同高度 的鰭片， 其中鳍片的高度分 别对应于第一深度和第二深度。

在该实施例中， 描述了具有不同高度的两个鰭片。 但是本发明并不局限于此。 本 发明可以应用于任意数目具有不同高度的鰭片 。

图 5示出了根据本发明另一实施例的半导体器件� �示意透视图。 根据该实施例的 半导体器件与图 4所示的半导体器件基本上相同， 除了半导体层由多个半导体子层构 成之外。

具体地，如图 5所示，该半导体器件包括在衬底 4000如体 Si衬底上形成的半导体层， 所述半导体层包括依次设置的半导体子层 4001、 (4002-1 , 4002-2)、 ( 4003-1 , 4003-2)、 ( 4004-1 , 4004-2)。 例如， 半导体子层 4001为约 2-15nm厚的 SiGe ( Ge的原子百分比 为约 5-20%); 半导体子层 4002-1、 4002-2为约 20-150nm厚的 Si; 半导体子层 4003-1、 4003 -2为约 1 - 1 Onm厚的 SiGe ( Ge的原子百分比为约 5-20% )；半导体子层 4004- 1、 4004-2 为约 20-150nm厚的 Si。

鳍片通过对这些半导体子层进行构图来形成。 具体地， 图 5左侧所示的鳍片由构 图后的半导体子层 4004-1构成； 图 5右侧所示的鰭片由构图后的半导体子层 4002-2、 4003-2、 4004-2构成。 在鳍片的底部， 同样包括掺杂的阻挡区 4006-1、 4006-2。 这里需 要指出的是， 阻挡区 4006-1、 4006-2可以具有并非锐利的边界。 图中将阻挡区 4006-1、

4006- 2的部分边界示出为与半导体子层 4003-1和 4001的边界重合， 这只是为了图示方 便， 实际并非一定如此。

在图 5中， 还示出了位于鳍片顶部的硬掩膜层 4005-1、 4005-2。本领域技术人员应 当理解， 可以不存在这种硬掩膜层。

该半导体器件还包括跨于鳍片上的栅堆叠 4008-1、 4008-2 (图中并未示出栅堆叠 的具体构造如栅介质层和栅电极层）。 栅堆叠与半导体层之间通过隔离层 4007-1、

4007- 2而相互隔开。 优选地， 阻挡区 4006-1、 4006- 2的顶面高于隔离层 4007- 1、 4007-2 的顶面。

同样， 在该实施例中， 左侧区域（第一区域） 和右侧区域（第二区域） 中鳍片的 高度不同。 在此需要指出的是， 在本申请中， 鳍片的 "高度"是指鳍片的顶面距其底 面 （即， 该鳍片所接于的半导体层的表面） 的高度。 例如， 在图 5所示的示例中， 第 一区域中鳍片的高度为半导体子层 4004-1的顶面 （即， 第一区域中鰭片的顶面） 距半 导体子层 4003-1的顶面 （即， 半导体层在第一区域中鳍片之外的区域中的表 面） 的高 度； 第二区域中鰭片的高度为半导体子层 4004-2的顶面（gp， 第二区域中鳍片的顶面） 距半导体子层 ₄₀₀₁ 的顶面 （即， 半导体层在第二区域中鳍片之外的区域中的表 面） 的 高度。

在该实施例中， 半导体层由多个半导体子层（例如， 上述的 SiGe和 Si的交替叠层） 来形成。 选择半导体子层的材料， 使得相邻半导体子层的材料不同且相对于彼此 具有 刻蚀选择性， 从而可以对这些半导体子层进行选择性逐层刻 蚀。这样，在构图鳍片时， 可以精确控制构成器件的半导体子层数目，并 因此准确控制所形成的鰭片的高度（即， 最终形成器件的沟道宽度）。

优选地， 半导体层可以包括相对较厚的鰭片主体材料子 层和相对较薄的刻蚀停止 子层的交替叠层。 例如， 在上述实施例中， 相对较厚的半导体子层 4002-1、 4002-2和 4004-1、 4004-2充当鳍片的主体材料子层 （例如， 在该实施例中为 Si)， 相对较薄的半 导体子层 4001和 4003-1、 4003-2充当针对鰭片主体材料子层的刻蚀停止子 层 （例如， 在该实施例中为 SiGe)。 这样， 通过交替设置鰭片主体材料子层和相应的刻蚀 停止子 层， 对每一鳍片主体材料子层的刻蚀可以精确停止 于相应的刻蚀停止子层。 从而在对 鳍片的构图过程中， 可以精确控制主要地确定鳍片高度的主体材料 子层的层数。

以下， 将参照附图 6, 来描述制造图 5所示半导体器件的示例方法。 在以下， 以 Si 基材料为例进行描述， 但是应该理解的是， 本发明并不限于 Si基材料， 而是可以应用 于其他各种半导体材料。

如图 6 (a)所示， 在衬底 5000上提供半导体层， 该半导体层包括依次堆叠的半导 体子层 5001、 半导体子层 5002、 半导体子层 5003和半导体子层 5004。 例如， 衬底 5000 为体 Si衬底； 半导体子层 5001为约 2-15麵厚的 SiGe ( Ge的原子百分比为约 5-20%); 半 导体子层 5002为约 20- 150nm厚的 Si； 半导体子层 5003为约 1 - 1 Onm厚的 SiGe ( Ge的原子 百分比为约 5-20% )； 半导体子层 5004为约 20- 15 Onm厚的 Si。

并在该半导体层上， 依次形成氧化物 （氧化硅）层和氮化物 （氮化硅）层 （图中 统一示出为 "5005 ")。 例如， 氧化物层约为 2-5nm厚， 氮化物层约为 10- 50nm厚。 该氧 化物层和氮化物层 5005在随后用作硬掩膜。 另外， 在氮化物层上形成构图的光刻胶 5009。 该构图的光刻胶 5009位于将要形成鳍片的区域。

接下来， 如图 6 (b)所示， 对硬掩膜层 5005进行构图。 具体地， 利用构图的光刻 胶 5009作为掩膜， 对氮化物层进行刻蚀如 RIE, 该刻蚀停止于氧化物层。 然后， 继续 对氧化物层进行刻蚀如 RIE， 该刻蚀停止于 Si子层 5004, 从而形成构图后的硬掩膜层 5005- 1和 5005-2。 最后去除光刻胶 5009。

接下来， 如图 6 (c)、 6 (d)所示， 利用构图的硬掩膜层 5005-1和 5005-2作为掩膜， 对半导体层进行构图如 RIE， 从而在半导体层中形成鳍片。 具体地， 首先， 如图 6 ( c) 所示， 相对于 SiGe子层 5003选择性刻蚀 Si子层 5004， 得到构图后的 Si子层 5004-1和 5004-2。 然后， 如图 6 Cd)所示， 通过保护层 5010- 1例如光刻胶， 覆盖左侧区域（"第 - - -区域 ")， 并继续对右侧区域 （"第二区域"） 进行构图。 具体地， 在第二区域， 相对 于 Si子层 5002选择性刻蚀 SiGe子层 5003，得到构图后的 SiGe子层 5003-2 ( SiGe子层 5003 留在第一区域中的部分示出为 500.3-1 )； 相对于 SiGe子层 5001选择性刻蚀 Si子层 5002， 得到构图后的 Si子层 5002-2 ( Si子层 5002留在第一区域中的部分示出为 5002-1 )。

最后， 去除保护层 5010-1， 得到如图 6 ( e)所示的结构。 如图 6 ( e)所示， 在第 一区域中包括第一鰭片， 该第一鳍片由构图后的 Si子层 5004-1构成， 且顶部具有硬掩 膜层 5005-1 ; 在第二区域中包括第二鰭片， 该第二鳍片由构图后的 Si子层 5004-1、 构 图后的 SiGe子层 5003-2、构图后的 Si子层 5002-2构成， 且顶部具有硬掩膜层 5005- 2。可 以看到， 第一鳍片和第二鳍片的顶面持平， 但具有不同高度。 在此需要指出的是， 硬 掩膜层 5005- 1、 5005-2可以在随后的处理中予以去除。

在该实施例中， 相邻半导体子层 （Si子层和 SiGe子层） 各自的材料不同， 相对于 彼此具有刻蚀选择性， 从而在对鳍片进行构图时， 可以对半导体子层进行逐层刻蚀， 并因此可以精确控制最终形成的鳍片的高度。 在该实施例中， 重要的是第一鳍片和第 二鰭片分别由不同数目的构图后半导体子层构 成， 从而第二鳍片和第二鳍片具有不同 的高度。

在形成鳍片之后， 如图 6 ( e) 中箭头所示， 进行离子注入， 向半导体层中注入用 于形成阻挡区的掺杂剂。 优选地， 对于 p型器件， 注入 n型摻杂剂； 对于 n型器件， 注 入 p型掺杂剂。 在此， 优选地以垂直于半导体层表面的方向进行注入 。 由于鰭片的顶 部存在硬掩膜层 5005-1、 5005-2, 因此这种竖直注入不会将掺杂剂注入到鳍片中 。 在 此， 可以通过注入过程中的工艺参数如注入能量、 时间、 剂量等， 来控制掺杂剂注入 到半导体层中的深度。

然后， 如图 6 ( f)所示， 通过退火来激活注入的掺杂剂， 使得掺杂剂扩散到鰭片 的底部， 从而形成阻挡区 5006-1/2。 最终形成的阻挡区的掺杂浓度约为 1 X 10 ¹⁶ cm- ³ ~ l X 10 ¹⁹ cm_ ³ 。 在此， 同样需要指出的是， 阻挡区 5006-1、 5006-2可能具有并非锐利的 边界； 在图中， 只是为了图示方便， 将阻挡区 5006-1、 5006-2示出为具有笔直且明确 的边界。 图中将阻挡区 5006-1、 5006-2的部分边界与半导体子层 5003- 1和 5001的边界 重合， 这只是为了图示方便， 实际并非一定如此。

接下来， 如图 6 (g) 和 6 ( h)所示， 在半导体层上在鳍片两侧形成隔离层。 具体 地，首先如图 6 ( g)所示，在整个结构上淀积一层氧化物层 5007,如高密度等离子（HDP) 氧化物（例如， Si0 ₂ )。该氧化物层 5007的底部厚，而位于鳍片侧面上的部分薄。� �后， 如图 6 ( h)所示， 对氧化物层 5007进行各向同性回蚀， 以露出鰭片的侧面， 从而形成 隔离层 5007-1、 5007-2。 优选地， 如上所述， 阻挡区 5006-1、 5006-2的顶面分别高于隔 离层 5007-1、 5007-2的顶面。

然后， 如图 6 Ci)所示， 横跨鳍片， 例如通过淀积形成栅介质层 5008a、 功函数调 节层 5008b和栅电极层 5008c。例如， 栅介质层 5008a为 2-4mn厚的高 K栅介质， 如 Hf0 ₂ 、 HffiiC HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO等； 功函数 调节层 5008b包括 TiN、 TiAlN、 TaN、 TaAlN、 TaC等； 栅电极层包括多晶硅。

接着， 如图 6 (j ) 所示， 进行构图形成最终的栅堆叠。 具体地， 可以对栅电极层 5008c, 功函数调节层 5008b (以及， 可选地对栅介质层 5008a)进行刻蚀如 RIE， 使得 各个栅堆叠之间电气绝缘， 从而得到栅堆叠 5008-1、 5008-2。 在此之后， 可以同常规 工艺中一样， 制作源 /漏区、 金属互连等， 完成最终的器件。

这样， 就得到了根据本发明该实施例的半导体器件。 该器件的透视图类似于图 5 中的透视图 （图 5中没有示出栅堆叠的具体结构）。

在该实施例中， 半导体层具有四个半导体子层 （两个鳍片主体材料子层以及相应 的两个刻蚀停止子层）， 且在半导体层中形成了具有不同高度的两个鳍 片。 但是本发 明并不局限于此。 半导体层可以具有任意其他数目的半导体子层 ， 且可以在其中形成 任意数目具有不同高度的鳍片。

在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技 术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方 法 并不完全相同的方法。 尽管以上分别描述了各个实施例， 但是并不意味着这些实施例 中的有利特征不能结合使用。

以上参照本发明的实施例对本发明予以了说明 。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。