朱慧珑 (美国纽约州波基普西市奥特姆路93#, New York, 12603, US)
LIANG, Qingqing (28 Reggies Way, Lagrangeville, New York, 12540, US)
梁擎擎 (美国纽约州拉格朗日镇瑞吉路28号, New York, 12540, US)
中国科学院微电子研究所 (中国北京市朝阳区北土城西路3#, Beijing 9, 100029, CN)
ZHU, Huilong (93 Autumn Dr, Poughkeepsie, New York, 12603, US)
朱慧珑 (美国纽约州波基普西市奥特姆路93#, New York, 12603, US)
LIANG, Qingqing (28 Reggies Way, Lagrangeville, New York, 12540, US)
| 权 利 要 求 1 . 一种半导体器件， 包括： 半导体衬底； 应力层， 嵌入于所述半导体衬底中； 沟道区， 位于所述应力层上； 栅堆叠， 位于所述沟道区上； 源 /漏区， 位于所述沟道区的两侧且嵌入所述半导体衬底中； 其中， 所述应力层的表面包括顶壁、 底壁和侧壁， 所述侧壁由第一 侧壁和第二侧壁构成， 所述第一侧壁连接顶壁与第二侧壁， 所述第二侧 壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于 1800, 并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称。 2. 根据权利要求 1所述的半导体器件， 其中， 所述栅堆叠包括： 高 k栅介质层和栅极导体层。 3. 根据权利要求 2所述的半导体器件， 其中， 所述栅极导体层的 两侧进一歩包括栅极侧墙。 4. 根据权利要求 1 所述的半导体器件， 其中， 对于 nMOSFET, 所述应力层具有压应力； 对于 pMOSFET, 所述应力层具有拉应力。 5. 根据权利要求 1所述的半导体器件， 其中， 所述应力层中靠近 第一侧壁的区域中， 进一歩包括源 /漏延伸区。 6. 根据权利要求 1所述的半导体器件， 其中， 在所述沟道区中或 沟道区下方， 进一歩包括暈环注入区。 7. 根据权利要求 1所述的半导体器件， 其中， 若所述半导体器件 周围包括隔离结构，则所述源 /漏区的表面高度低于所述隔离结构的表面 高度。 8. 根据权利要求 1所述的半导体器件， 其中， 所述顶壁和底壁与 所述半导体衬底表面平行。 9. 根据权利要求 1至 8中任一项所述的半导体器件， 其中， 所述 半导体衬底所在的晶面为 Si的 { 100}晶面； 所述第一侧壁和第二侧壁所 在的晶面为 Si的 { 111 }晶面。 10. 根据权利要求 1至 8中任一项所述的半导体器件， 其中， 所述 半导体衬底所在的晶面为 {100}晶面；所述第一侧壁和第二侧壁之间的夹 角为 （109 ° 29，±2 ° )。 11. 一种半导体器件的制造方法， 包括： 提供半导体衬底； 嵌入所述半导体衬底中形成应力层； 在所述应力层上形成沟道区； 在所述沟道区上形成栅堆叠； 在所述栅堆叠的两侧且嵌入所述半导体衬底中形成源 /漏区； 其中， 所述应力层的表面包括顶壁、 底壁和侧壁， 所述侧壁由第一 侧壁和第二侧壁构成， 所述第一侧壁连接顶壁与第二侧壁， 所述第二侧 壁连接第一侧壁与底壁，所述第一侧壁和第二侧壁之间的夹角小于 1800, 并且所述第一侧壁和第二侧壁关于平行于所述半导体衬底的平面对称。 12. 根据权利要求 11所述的方法， 其中， 形成应力层包括： 在所述半导体衬底上形成介质层； 刻蚀所述介质层和半导体衬底， 直至形成嵌入所述半导体衬底中且 与所述应力层的表面形状相同的凹槽； 在所述凹槽中外延形成所述应力层。 13. 根据权利要求 12所述的方法， 在刻蚀所述介质层和半导体衬 底之前， 所述方法进一歩包括： 嵌入所述介质层和半导体衬底形成隔离结构。 14. 根据权利要求 12所述的方法， 其中， 形成嵌入所述半导体衬 底中的凹槽， 包括： 在所述半导体衬底中形成长方形凹槽； 釆用湿法刻蚀所述长方形凹槽以形成与所述应力层的表面形状相 同的凹槽； 其中， 湿法刻蚀沿着 Si的 { 111 }晶面进行。 15. 根据权利要求 14所述的方法， 其中， 所述湿法刻蚀釆用的溶 液为 KOH或 TMAH。 16. 根据权利要求 11至 15中任一项所述的方法， 其中， 形成沟道 区包括： 在所述应力层上外延形成 Si层。 17. 根据权利要求 11至 15中任一项所述的半导体器件， 其中， 对 于 nMOSFET, 所述应力层具有压应力； 对于 pMOSFET, 所述应力层具 有拉应力。 18. 根据权利要求 12至 15中任一项所述的方法， 其中， 形成栅堆 叠包括： 在所述沟道区上形成栅介质层， 在刻蚀后的所述介质层的内壁上形成牺牲侧墙； 在所述牺牲侧墙围绕的区域内形成栅极导体层； 去除所述介质层和牺牲侧墙。 19. 根据权利要求 18所述的方法， 其中， 在去除所述介质层之后， 进一歩包括： 在所述栅极导体层的两侧进一歩形成栅极侧墙。 20. 根据权利要求 18所述的方法， 其中， 在去除所述介质层之后， 进一歩包括： 进行倾角离子注入， 从而在所述应力层中靠近第一侧壁的区域中形 成源 /漏延伸区。 21. 根据权利要求 18所述的方法， 其中， 在去除所述介质层之后， 进一歩包括： 进行倾角离子注入， 从而在所述沟道区中或所述沟道区下方形成暈 环注入区。 |
技术领域
本发明涉及半导体领域， 更具体地， 涉及一种带有应变结构的半导 体器件及其制造方法。 背景技术
随着半导体技术的不断发展， 集成电路集成化程度越来越高， 器件 的尺寸也不断减小。 然而器件尺寸的不断减小导致器件的性能也受 到很 大的影响。
能够在场效应晶体管中保持适当性能的一个重 要因素是载流子迁移 率， 载流子迁移率会影响能够在半导体器件沟道中 流动的电流或电荷量。
90nm节点的 CMOS (互补型金属氧化物半导体晶体管） 技术之后， 应力 技术开始应用以增强载流子的迁移率， 从而提高器件的驱动电流。 例如 MOSFET (金属氧化物半导体场效应管） ， 可以通过在源 /漏之间的沟道 上施加应力来改善载流子的迁移率， 从而改善集成电路的性能。 具体地， 对于 nMOSFET, 沟道中的载流子是电子， 沟道两端的拉应力能够增加电 子的迁移率； 对于 pMOSFET, 沟道中的载流子是空穴， 沟道两端的压应 力能够增加空穴的迁移率。
随着集成电路集成度的进一歩提高， 工业界对半导体器件制造中应 力应用的要求也进一歩提高了。 有鉴于此， 需要提供一种新颖的半导体器 件及其制造方法， 以进一歩提高沟道区的应力。 发明内容
本发明的目的在于提供一种半导体器件及其制 造方法， 能够进一歩 提高 MOSFET沟道区中的应力。
根据本发明的一个方面， 提出了一种半导体器件， 该半导体器件包 括： 半导体衬底； 应力层， 嵌入于所述半导体衬底中； 沟道区， 位于所 述应力层上； 栅堆叠， 位于所述沟道区上； 源 /漏区， 位于所述沟道区的 两侧且嵌入所述半导体衬底中； 其中， 所述应力层的表面包括顶壁、 底 壁和侧壁， 侧壁由第一侧壁和第二侧壁构成， 第一侧壁连接顶壁与第二 侧壁， 第二侧壁连接第一侧壁与底壁， 第一侧壁和第二侧壁之间的夹角 小于 ISO* 3 , 并且第一侧壁和第二侧壁关于平行于所述半导 体衬底的平面 对称。
其中， 顶壁和底壁所在的方向都与半导体衬底的表面 平行。 该应力 层的形状可以称为钻石形状。
其中， 栅堆叠包括： 栅介质层和栅极导体层； 该栅介质层优选为为 高 k栅介质层； 栅极导体层的两侧可以进一歩包括栅极侧墙。
其中， 对于 nMOSFET, 所述应力层具有压应力； 对于 pMOSFET, 所述应力层具有拉应力。
优选地， 在应力层中靠近第一侧壁的区域中， 进一歩包括源 /漏延伸 区； 或者在沟道区中或沟道区下方， 进一歩包括暈环注入区。
在本发明的实施例中， 若半导体器件周围包括隔离结构， 则源 /漏区 的表面高度低于隔离结构的表面高度。
优选地， 该半导体衬底所在的晶面为 Si的 { 100}晶面； 第一侧壁和 第二侧壁所在的晶面为 Si的 { 111 }晶面； 或者， 该半导体衬底所在的晶 面为 { 100}晶面； 或者第一侧壁和第二侧壁之间的夹角为 （109 ° 29，±2 。 )。
根据本发明的另一方面，提供了一种半导体器 件的制造方法，包括: 提供半导体衬底； 嵌入半导体衬底中形成应力层； 在应力层上形成沟道 区； 在沟道区上形成栅堆叠； 在栅堆叠的两侧且嵌入半导体衬底中形成 源 /漏区； 其中， 所述应力层的表面包括顶壁、 底壁和侧壁， 所述侧壁由 第一侧壁和第二侧壁构成， 所述第一侧壁连接顶壁与第二侧壁， 所述第 二侧壁连接第一侧壁与底壁， 所述第一侧壁和第二侧壁之间的夹角小于 180°, 并且所述第一侧壁和第二侧壁关于平行于所述 半导体衬底的平面 对称。 其中， 顶壁和底壁所在的方向都与半导体衬底的表面 平行。
优选地， 形成应力层包括： 在半导体衬底上形成介质层； 刻蚀介质 层和半导体衬底， 直至形成嵌入半导体衬底中且与所述应力层共 形的凹 槽； 在所述凹槽中外延形成应力层。 其中， 在刻蚀介质层和半导体衬底之前， 该方法可以进一歩包括： 嵌入介质层和半导体衬底形成隔离结构。
其中， 在半导体衬底上形成凹槽的歩骤， 具体可以包括： 在半导体 衬底上形成长方形凹槽； 釆用湿法刻蚀长方形凹槽以形成与所述应力层 共形的凹槽； 其中， 湿法刻蚀沿着 Si的 { 111 }晶面进行。 湿法刻蚀釆用 的溶液可以为 KOH或 TMAH。
其中， 形成沟道区的方法可以包括： 在应力层上外延形成 Si层。 其中， 形成栅堆叠的方法可以包括： 在沟道区上形成栅介质层， 在 刻蚀后的介质层的内壁上形成牺牲侧墙； 在牺牲侧墙围绕的区域内形成 栅极导体层； 去除介质层和牺牲侧墙。
其中， 在去除介质层之后， 该方法可以进一歩包括： 在栅极导体层 的两侧进一歩形成栅极侧墙。
可选地， 在去除介质层之后， 该方法可以进一歩包括： 进行倾角离 子注入， 从而在应力层中靠近第一侧壁的区域中形成源 /漏延伸区； 和 / 或， 进一歩包括： 进行倾角离子注入， 从而在沟道区中或沟道区下方形 成暈环注入区。
本发明实施例提供的半导体器件及其制造方法 ， 通过在沟道区的下 方形成顶部和底部小而中部最大的应力层， 或者说该应力层具有钻石形 状， 位于该应力层的上面的部分能够对上方的沟道 区产生向上且向外的 压力或者是向下且向内的拉力， 从而导致在沟道区的两侧的作用力为拉 应力或压应力， 因而提高了沟道区中载流子的迁移率， 改善了器件性能。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他 目的、 特征和优点将更为清楚， 在附图中：
图 1〜14示出了根据本发明实施例制造半导体器件 的流程中各歩骤 的剖面图。 具体实施方式
以下，通过附图中示出的具体实施例来描述本 发明。但是应该理解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在以下说 明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆本发明的 概念。
在附图中示出了根据本发明实施例的层结构示 意图。 这些图并非是 按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略 了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大 小、 位置关系仅是示例性的， 实际中可能由于制造公差或技术限制而有 所偏差，并且本领域技术人员根据实际所需可 以另外设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜14详细示出了根据本发明实施例制造半导体 器件流程中各歩 骤的截面图。 以下， 将参照这些附图来对根据本发明实施例的各个 歩骤 以及由此得到的半导体器件予以详细说明。
首先， 如图 1所示， 提供半导体衬底 1000。 衬底 1000可以包括任 何适合的半导体衬底材料， 具体可以包括但不限于硅、锗、锗化硅、 SOI (绝缘体上硅）、 碳化硅、 砷化镓或者任何 III/V族化合物半导体等。 根 据现有技术公知的设计要求 （例如 p型衬底或者 n型衬底）， 衬底 1000 可以包括各种掺杂配置。此外， 衬底 1000可以可选地包括外延层， 可以 被应力改变以增强性能。 釆用不同的衬底， 后续的工艺略有不同， 本发 明釆用最常规的衬底来说明如何实现本发明。
因此对于本发明的一个实施例，选择 Si作为半导体衬底， 并且该半 导体衬底表面为 Si的 {100}晶面。
可选地，在半导体衬底 1000上先形成一垫氧化层（Pad Oxide ) 1002 , 厚度可以为 5-8A。 接着在垫氧化层 1002上形成一介质层 1004， 通常为 Si 3 N 4 或者是其他的氮化物， 厚度与将要形成的栅极的高度持平， 例如可 以为 50-200nm。
接着在半导体衬底 1000 上形成隔离结构 1006， 例如常用的 STI ( Shallow Trench Isolation, 浅沟槽隔离），从而将器件结构与其他的器件 结构进行隔离。
然后， 如图 2所示， 半导体衬底 1000上的垫氧化层 1002和介质层 1004上形成开口。 例如可以通过光刻胶将其他部分保护起来， 将未保护 的部分进行反应离子刻蚀， 从而形成开口。
如图 3所示， 将开口进一歩向下刻蚀， 直至深入到半导体衬底 1000 中，从而嵌入半导体衬底 1000中形成长方形凹槽。例如可以釆用各项异 性的干法或湿法刻蚀。
接着， 如图 4所示， 以半导体衬底 1000为基础形成中部大、 上下 小的钻石型凹槽。该凹槽具有底壁 A3和侧壁，侧壁由第一侧壁 A1和第 二侧壁 A2构成， 第二侧壁 A2分别与第一侧壁 A1和底壁 A3连接， 第 一侧壁 A1和第二侧壁 A2之间的夹角小于 1800, 并且第一侧壁 A1和第 二侧壁 A2关于平行于半导体衬底 1000的表面对称， 例如图 4中 BB'所 在、 并与 { 100}晶面平行的平面。 具体地， 釆用 KOH、 TMAH或其他刻 蚀液在长方形凹槽中对半导体衬底进行湿法刻 蚀，刻蚀将沿着 Si的 { 111 } 晶面进行， 结果是在这个钻石形凹槽中， 第一侧壁 A1 与第二侧壁 A2 所在的晶面为 Si的 { 111 }晶面。
然后如图 5所示， 在钻石型凹槽中外延形成应力层 1008， 在应力层 1008上外延形成 Si层 1010。 对于 nMOSFET, 外延形成的应力层 1008 需具有压应力， 例如可以为 SiGe , 其中 Ge 含量为 10-60% ; 对于 pMOSFET, 外延形成的应力层 1008需具有拉应力， 例如可以为 Si:C， 其中 C含量为 0.2-2%。 外延形成的 Si层 1010将作为器件的沟道区。 可 见， 对于 nMOSFET, 应力层 1008能够对两侧的第一侧壁 A1产生向外 的压力； 而对于 pMOSFET, 应力层 1008能够对两侧的第一侧壁 A1产 生向内且向下的拉力。
参照图 6所示， 为形成的应力层 1008的侧壁示意图。 在形成应力 层 1008之后， 可以看到凹槽的第一侧壁 Al、 第二侧壁 A2以及底壁 A3 同时也是应力层的侧壁和底壁， 同时应力层 1008还具有顶壁 A4。其中， 顶壁 A4和底壁 A3所在的方向都与半导体衬底的表面平行， 或者说，顶 壁 A4和底壁 A3处在 Si的 { 100}晶面， 而第一侧壁 A1和第二侧壁 A2 处在 Si的 { 111 }晶面。
在应力层 1008上的外延 Si层 1010将作为最终形成的半导体器件的 沟道区。
接着，在 Si外延层 1010以及两侧的介质层 1006形成的开口中形成 栅介质层。 按照现在常规的工艺， 一般釆用高 k介质， 并釆用金属作为 栅极导体层。 如图 7 所示， 可以在整个器件的表面上形成高 k 介质层 1012 , 例如可以是 Hf0 2 、 HfSiO、 HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 、 La 2 0 3 、 Zr0 2 、 LaAlO中的任一种或几种的组合。 然后在上述开 口中， 紧邻栅介质层 1012 的侧壁形成牺牲侧墙 1014。 牺牲侧墙 1014 能够定义出栅长，例如可以根据需要定义的栅 长来确定牺牲侧墙需要刻 蚀到什么厚度， 从而有效控制栅极的长度,进一歩控制沟道区 长度。 牺牲侧墙 1014的形成方法具体可以为，在高 k栅介质层 1012上形成介 质层， 例如 Si 3 N 4 , 厚度可以为 50-150nm， 然后进行反应离子刻蚀， 从 而在高 k 栅介质层 1012的侧壁上形成牺牲侧墙。
如图 8所示， 在牺牲侧墙 1014的内壁围绕的空间内形成栅极导体 层 1016。 栅极导体层可以是金属层或金属 /多晶硅叠层， 其中金属层可 以包括功函数金属层， 能够调节器件的功函数。 在形成栅极导体层 1016 后， 优选对栅极导体层 1016进行回刻， 形成图 8所示的形状。
接着， 将牺牲侧墙 1014去除， 然后将介质层 1004和垫氧化层 1002 也去除， 形成的结构如图 9所示。
如图 10所示， 进行 LDD ( Lightly Doped Drain, 轻掺杂漏） 歩骤， 从而在应力层 1008中靠近第一侧壁 A1的区域形成源 /漏延伸区 1018。 例如， 对于 nMOSFET, 可以轻掺杂 As或 P， 对于 pMOSFET, 可以轻 掺杂 B或 In。 可选地， 还可以倾角离子注入， 对于 pMOSFET, 可以注 入 As或 P, 对于 nMOSFET, 可以注入 B或 In; 从而在 Si层 1010中或 者是其下方形成暈环注入区（图中未示出）， 能够较好地抑制短沟道效应。
进一歩地， 如图 11 所示， 在栅极导体 1016 的两侧形成栅极侧墙 1020, 从而在形成源 /漏区之后， 能够有效地将栅极导体 1016和源 /漏区 进行隔离。
接着， 如图 12所示， 进行重掺杂离子注入， 从而形成如图 13所示 的源 /漏区 1022。 同样地， 可以掺杂 As或 P; 对于 pMOSFET, 可以掺 杂 B或 In。 之后， 在 800-1200 Q C的温度范围内进行退火， 以激活掺杂 离子。 因而 Si层 1010成为了源区和漏区之间的沟道区。
进一歩地，如图 14所示，还可以在半导体器件的上方还形成了 间 介质层 1023， 在层间介质层 1023中形成了接触 1024。
因此， 根据本发明一个实施例得到的半导体器件如图 13 所示。 该 半导体器件包括：半导体衬底 1000;应力层 1008，嵌入与半导体衬底中； 沟道区 1010， 位于应力层 1008上； 栅堆叠， 位于沟道区 1010上； 源 / 漏区 1022， 位于沟道区 1010的两侧且嵌入半导体衬底 1000中； 其中， 所述应力层 1008具有顶壁 A4、 底壁 A3和侧壁， 侧壁由第一侧壁 A1 和第二侧壁 A2构成， 第一侧壁 A1连接顶壁 A4与第二侧壁 A2 , 第二 侧壁 A2连接第一侧壁 A1与底壁 A3 ,第一侧壁 A1和第二侧壁 A2之间 夹角小于 ISO* 3 , 并且第一侧壁 A1和第二侧壁 A2关于平行于半导体衬底 1000的平面对称， 例如图 13 中 BB'所在、 且与半导体衬底表面平行的 平面。其中， 底壁 A3和顶壁 A4与半导体衬底 1000的表面平行。此外， 所形成的应力层的形状为钻石形状。
其中，栅堆叠包括：栅介质层 1012和栅极导体层 1016;栅介质 1012 层为高 k栅介质层。
优选地， 在栅极导体 1016的两侧进一歩包括栅极侧墙 1020。
其中， 对于 nMOSFET, 应力层 1008 具有拉应力， 例如可以包括 SiGe形成， Ge含量可以为 10-60%; 对于 pMOSFET, 应力层 1008具有 压应力， 例如可以由 Si:C形成， Si:C中 C含量可以为 0.2-2%。
优选地， 在本发明的一个实施例中， 在应力层 1008 中靠近第一侧 壁 A1的区域中， 进一歩包括源 /漏延伸区 1018。优选地， 在沟道区 1010 中或沟道区 1010下方， 进一歩包括暈环注入区 （图中未示出）。
在现有技术中， 由于各种工艺流程对 STI的腐蚀和蚀刻， STI结构 的顶部高度很可能会低于源 /漏区的表面高度， 那么源 /漏区上的应力可 能会越过 STI的顶部而释放出去。而在本发明的实施例中 ， 源 /漏区的表 面高度低于 STI的高度， 因而， 应力不会越过 STI结构而释放， 大大增 强了沟道区两侧的应力。
对于 nMOSFET, 应力区具有压应力， 应力层上部由于具有压应力， 则能够向沟道区 1010的两侧提供向上且向外压的力，这个力的 果是最 后在沟道区 1010的两侧产生了拉应力，则能够提高 nMOSFET的沟道区 中电子的迁移率； 对于 pMOSFET, 应力区具有拉应力， 应力层上部由 于具有拉应力，则能够向沟道区 1010的两侧提供向下且向内拉的力，这 个力的效果是最后在沟道区 1010 的两侧产生了压应力， 则能够提高 pMOSFET的沟道区中空穴的迁移率。
对于本发明的一个实施例， 其中， 半导体衬底 1000所在的晶面为 Si的 { 100}晶面； 第一侧壁 A1和第二侧壁 A2所在的晶面为 Si的 { 111 } 晶面。应力层 1008的外形与钻石形状的凹槽相同， 凹槽可以通过湿法刻 蚀形成， 在湿法刻蚀中， 刻蚀将沿着 Si的 { 111 }晶面进行， 从而形成了 钻石形状的凹槽。 Al、 A2、 A3和 A4这四个面的位置关系，请参考图 6。 其中 A1和 A2位于 Si的 { 111 }晶面， A3和 A4位于 Si的 { 100}晶面。
由于湿法刻蚀可能存在部分偏差， 在半导体衬底的表面为 { 100}晶 面的情况下，对于应力层，第一侧壁 A1和第二侧壁 A2之间的夹角为（109 。 29' ±2 ° )。
进一歩地， 如图 14 所示， 在半导体器件的上方还包括层间介质层 1023， 在层间介质层 1023中形成了接触 1024。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详 细的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的各种 手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领 域技术人员还可以设计出与以上描述的方法并 不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明 。 但是， 这些实施例 仅仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围 由所附权利要求及其等价物限定。 不脱离本发明的范围， 本领域技术人 员可以做出多种替换和修改， 这些替换和修改都应落在本发明的范围之 内。
Next Patent: SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF