図1は、本実施形態の半導体装置100の断面 例を示す。同図において半導体装置100は一つ のトランジスタ素子として図示するが、半導 体装置100は多数のトランジスタ素子を備えて いてよい。半導体装置100は、基板102、バッフ ァ層104、チャネル層106、電子供給層108、溝部 110、p形半導体層112、絶縁層114、制御電極116� �入出力電極118、パッシベーション層120およ� �素子分離領域122を備える。

 基板102は、エピタキシャル成長用の下地� ��板であってよく、たとえば単結晶のサファ� ��ア、シリコンカーバイト、シリコン、ガリ� ��ムナイトライドが例示できる。基板102は、� ��ピタキシャル成長用の基板として市販され� ��いるものが使用できる。基板102は、絶縁形� ��好ましいがp形またはn形も使用できる。

 バッファ層104は、基板102の上に形成され� ��材料として、窒素を含む3-5族化合物半導体� ��適用できる。たとえば、バッファ層104は、� ��ルミニウムガリウムナイトライド(AlGaN)、ア ルミニウムナイトライド(AlN)、ガリウムナイ� ��ライド(GaN)の単層であってよく、これら単� �を積層したものであってもよい。バッファ� �104は、その膜厚に特に制限はないが、300nmか ら3000nmの範囲が好ましい。バッファ層104は、 有機金属気相成長法(MOVPE)、ハライドVPE法ま� �は分子線エピタキシ法(MBE)などを用いて形成 できる。バッファ層104の形成材料として市販 の有機金属原料、たとえばトリメチルガリウ ムあるいはトリメチルインジウム等を用いる ことができる。

 チャネル層106は、バッファ層104の上に形� ��され、窒素を含む3-5族化合物半導体であっ� ��よい。チャネル層106として、GaN層が好まし� ��が、InGaN層またはAlGaN層も例示できる。チャ ネル層106の膜厚に特に制限はないが、300nmか� ��3000nmの範囲が好ましい。チャネル層106の形� ��方法として、バッファ層104の形成方法と同� ��な方法が例示できる。

 電子供給層108は、キャリア供給層の一例� ��あってよい。電子供給層108は、チャネル層1 06に電子を供給する。電子は、キャリアの一� ��であってよい。電子供給層108は、チャネル� ��106の上に形成され、電子供給層108とチャネ� ��層106との界面のチャネル層106の側には2DEGが 形成される。電子供給層108は、チャネル層106 に接して直接形成されてもよく、適切な中間 層を介して形成されてもよい。電子供給層108 は、チャネル層106と格子整合または擬格子整 合してよく、AlGaN層、AlInN層またはAlN層であ� �てよい。

 電子供給層108は、その膜厚を、チャネル� ��106と電子供給層108との格子定数差から見積� ��られる臨界膜厚より小さい範囲内で決定で� ��る。臨界膜厚とは、格子不整合により発生� ��た応力により結晶格子に欠陥が発生して応� ��が緩和される膜厚であってよい。臨界膜厚� ��、各層のAl組成あるいはIn組成に依存するが 、10nmから60nmの範囲が例示できる。電子供給� ��108の形成方法としてバッファ層104の形成方� ��と同様な方法が例示できる。

 電子供給層108は、電子供給層108のチャネ� ��層106に対向する面の反対面に溝部110を有す� ��。電子供給層108に溝部110を形成して、溝部1 10の下部の2DEGを空乏化しやすくできる。この 結果、トランジスタのノーマリオフ動作を実 現しやすくできる。

 溝部110の膜厚は、p形半導体層112の組成、 膜厚およびトランジスタの閾値に応じて決定 する。溝部110の膜厚として、たとえば5nmから 40nmの範囲が例示できる。好ましくは7nmから20 nmnの範囲が例示でき、より好ましくは9nmから 15nmの範囲が例示できる。さらに好ましくは10 nmから13nmの範囲が例示できる。

 溝部110は、電子供給層108にたとえば溝部110� ��形成される領域に開口が形成されたマスク� ��適用して、当該マスクの開口部に露出した� ��子供給層108をドライエッチング等の異方性� ��ッチング法によりエッチングして形成でき� ��。マスクとして、ホトレジスト、SiO _x 等の無機膜あるいは金属など、エッチングに おいて電子供給層108との選択性を有する材料 であれば任意に適用できる。エッチングガス として、Cl ₂ 、CH ₂ Cl ₂ などの塩素系ガスおよびCHF ₃ 、CF ₄ などのフッ素系ガスが使用できる。

 あるいは溝部110は、電子供給層108の形成後� ��溝部110に対応する領域にマスクを形成して� ��当該マスクが存在する様態でさらに電子供� ��層108を形成した後、マスクを除去して形成� ��きる。マスクとして、SiN _x あるいはSiO _x が利用でき、この場合、選択成長法が適用で きる。選択性長法としてはMOVPE法が使用でき� ��。なお、電子供給層108の膜厚を適切に形成� ��ることで、溝部110を形成しなくてよい場合� ��ある。

 p形半導体層112は、半導体層の一例であって よい。p形半導体層112は、電子供給層108のチ� �ネル層106に対向する面の反対面に形成され� �溝部110に形成される。p形半導体層112は、電� ��供給層108と格子整合または擬格子整合して� ��い。p形半導体層112は、窒素を含む3-5族化合 物のp形の半導体であってよく、たとえばInGaN 層、AlGaN層またはGaN層が例示できる。特に、p 形半導体層112は、Al _x Ga _1-x N層(ただし、0≦x≦0.5)であってよい。xの組成 は指定された範囲で適宜選択できるが、AlGaN� ��晶はAl組成が高くなると結晶性が劣化する� �で、0≦x≦0.4が好ましく、0≦x≦0.3がより好� ��しく、0≦x≦0.20がさらに好ましい。

 電子供給層108の溝部110にp形半導体層112を 形成することにより、p形半導体層112を介し� �チャネルの電位を制御して、チャネル電流� �変調できる。すなわち、制御電極116の電位� �応答して溝部110に接したp形半導体層112の電� ��が変位でき、さらにp形半導体層112に接した 溝部110の底面部におけるすべての範囲で電位 が変位できる。この結果、従来のトランジス タで見られたような溝部(リセス)底面のソー� ��端およびドレイン端での寄生抵抗の発生を� ��ぐことができる。これにより電流密度の大� ��い半導体装置100を作製することができる。

 また、溝部110の底面に配置されるp形半導 体層112がp形半導体であるので、同じ厚みの� �子供給層108に酸化膜等の絶縁膜を配置する� �りも、チャネルのポテンシャルをより引き� �げることができる。この結果、半導体装置10 0の閾値を大きくすることができる。

 p形の導電形を得るには、Mgなどのp形不純物 をドーピングすればよい。ドーパントの濃度 は、p形となる濃度であれば良い。ただし、� �ーズ量をあまりに高濃度にすると、結晶性� �悪化が懸念されるので、1×10 ¹⁵ cm ^-2 から1×10 ¹⁹ cm ^-2 の範囲が例示できる。p形不純物のドーズ量� �、5×10 ¹⁵ cm ^-2 から5×10 ¹⁸ cm ^-2 が好ましく、1×10 ¹⁶ cm ^-2 から1×10 ¹⁸ cm ^-2 がより好ましく、5×10 ¹⁶ cm ^-2 から5×10 ¹⁷ cm ^-2 がさらに好ましい。

 さらにp形半導体層112は、電子供給層108の 溝部110に形成されるので、ノーマリオフ動作 を実現しやすくなり、溝部110にp形半導体層11 2を形成することにより、溝部110の電子供給� �108の膜厚を厚くできる。電子供給層108に溝� �110を形成する場合であっても、中間準位が� �在する溝部110の底面とチャネルとの距離を� �すことができ、従来のノーマリオフトラン� �スタと比較して電流密度の大きなトランジ� �タを作ることができる。

 p形半導体層112の膜厚は、2nmから200nmの範� ��であってよく、好ましくは5nmから100nmの範� �、さらに好ましくは7nmから30nmの範囲であっ� ��よい。p形半導体層112は、たとえばMOVPE法に� ��り形成できる。p形半導体層112を溝部110に形 成する場合、溝部110に選択的に形成できる。 たとえば電子供給層108の溝部110以外の領域を MOVPE法ではエピタキシャル成長されない阻害� ��で覆い、当該阻害膜に開口した特定の領域� ��p形半導体層112となるエピタキシャル膜をエ ピタキシャル成長させる選択成長法が適用で きる。阻害膜はエッチングにより除去されて もよく、パッシベーション層120として残して もよい。阻害膜として、たとえば10nmから100nm 程度の膜厚の窒化シリコン膜あるいは酸化シ リコン膜が例示できる。

 絶縁層114は、p形半導体層112の上に形成でき る。絶縁層114を形成することにより、制御電 極116からチャネルへのリーク電流を低減でき る。絶縁層114は、SiO _x 、SiN _x 、SiAl _x O _y N _z 、HfO _x 、HfAl _x O _y 、HfSi _x O _y 、HfN _x O _y 、AlO _x 、AlN _x O _y 、GaO _x 、GaO _x N _y およびTaO _x 、TiN _x O _y から選択された少なくとも1つの絶縁性化合� �を有してよい。添え字x、yもしくはzを含む� �学式は上記の通り絶縁性化合物を示してお� �、元素の構成比が化学量論比で示される化� �物、または、欠陥もしくは非晶質構造を含� �ことにより元素の構成比が化学量論比では� �されない化合物を表す。絶縁層114は、スパ� �タ法、CVD法などを利用して形成できる。絶� �層114の膜厚は、それぞれが有する誘電率、� �縁耐圧を考慮して決定できる。絶縁層114の� �厚として、たとえば2nmから150nmの範囲が例示 でき、好ましくは5nmから100nmの範囲が、より� ��ましくは7nmから50nmの範囲が、さらに好まし くは9nmから20nmの範囲が例示できる。

 制御電極116は、p形半導体層112と接して形 成されてよい。すなわち、絶縁層114を備えな くてもよい。あるいは制御電極116は、p形半� �体層112との間に中間層である絶縁層114を介� �て形成されてよい。なお、中間層として、� �縁層114に代えて真性(絶縁形)の半導体層を形 成してもよい。

 制御電極116は、Ni、Al、Mg、Sc、Ti、Mn、Ag� �Sn、PtおよびInから選択された少なくとも1つ� ��金属を有することができ、Al、Mg、Sc、Ti、Mn 、AgまたはInが好ましい。あるいは制御電極11 6は、Al、TiまたはMgがより好ましい。制御電� �116は、たとえば蒸着法などを用いて形成で� �る。

 入出力電極118は、電子供給層108の上に形� ��される。入出力電極118は、たとえばTiおよ� �Alなどの金属を蒸着法などで形成した後、リ フトオフ法などで所定の形状に加工した後、 700℃から800℃程度の温度でアニール処理する ことにより形成できる。

 パッシベーション層120は、制御電極116お� ��び入出力電極118が形成された領域以外の領� ��の電子供給層108を覆う。パッシベーション� ��120は、前記の通り選択性長法のマスクとし� ��機能させることができ、その場合、パッシ� ��ーション層120は、溝部110の開口に一致する� ��口部を有する。パッシベーション層120は、� ��とえば10nmから100nm程度の膜厚の窒化シリコ� ��膜あるいは酸化シリコン膜が例示できる。

 素子分離領域122は、トランジスタの活性� ��域を取り囲むように、電子供給層108を貫い� ��形成される。素子分離領域122は、電流が流� ��る領域を規定する。素子分離領域122は、た� ��えばエッチングにより分離溝を形成して、� ��化物等の絶縁体を埋め込むことにより形成� ��きる。あるいは素子分離領域122は、窒素ま� ��は水素を形成領域にイオン打ち込みにより� ��ち込んで形成できる。

 図2から図10は、半導体装置100の製造過程� ��おける断面例を示す。図2に示すように、窒 素を含む3-5族化合物半導体のチャネル層106お よびチャネル層106に電子を供給する電子供給 層108を有して、電子供給層108が表面を為す基 板102を用意する。基板102には、バッファ層104 を有してよく、バッファ層104、チャネル層106 および電子供給層108が順次形成されて電子供 給層108が表面を為す基板はHEMT形成用のエピ� �キシャル基板として供給されているもので� �ってよい。

 図3に示すように、電子供給層108を覆うパ ッシベーション層120を形成した後、パッシベ ーション層120の上にレジスト膜130を形成する 。レジスト膜130は、適切なレジスト材料を基 板にスピンコートしてプリベーク、露光およ びポストベークの後に、露光領域を除去して 開口部132を形成する。開口部132は、溝部110を 形成する領域に形成する。

 図4に示すように、溝部110が形成される領 域(開口部132)のパッシベーション層120に開口� ��を形成する。そして、パッシベーション層1 20の開口部に露出した電子供給層108をエッチ� ��グして、溝部110を形成する。すなわち溝部1 10は、レジスト膜130をマスクとして、パッシ� ��ーション層120をエッチングする第1段階のエ ッチングと、レジスト膜130をマスクとして、 電子供給層108をエッチングする第2段階のエ� �チングとで形成できる。なお、第2段階のエ� ��チングでは、レジスト膜130を除去して、パ� ��シベーション層120をマスクとしてエッチン� ��できる。また溝部110は、溝部110の底部に相� ��する膜厚の電子供給層を予め形成して、電� ��供給層108の一部を覆うマスクを形成した後� ��マスクで覆った領域以外の電子供給層108に� ��さらに電子供給層108を形成して、マスクを� ��去することで形成することもできる。

 図5に示すように、電子供給層108の表面に 、窒素を含む3-5族化合物のp形半導体層112を� �成する。p形半導体層112は、電子供給層108の� ��部110に形成されてよい。パッシベーション� ��120の開口部に露出した電子供給層108に、p形 半導体層112となるエピタキシャル層を選択的 に成長させてよい。その後、p形を示す不純� �たとえばMgを、たとえばイオン打ち込みによ りドープする。

 図6に示すように、溝部110のp形半導体層11 2とパッシベーション層120とを覆うレジスト� �134を形成する。レジスト膜134は、適切なレ� �スト材料を基板にスピンコートしてプリベ� �ク、露光およびポストベークの後に、露光� �域を除去して開口部136を形成する。開口部13 6は、入出力電極118が形成される領域に形成� �る。その後、レジスト膜134をマスクにして� �ッシベーション層120をエッチングする。

 図7に示すように、たとえば蒸着法により 入出力電極118となる金属膜を形成した後、レ ジスト膜134を除去して開口部136に金属膜を残 すリフトオフ法により、入出力電極118を形成 する。入出力電極118を形成した後、加熱によ りアニールを実行してもよい。金属膜は金属 積層膜であってよい。

 図8に示すように、レジスト膜138を形成し て、溝部110のp形半導体層112を露出させる開� �部140を形成する。そして、図9に示すように� ��絶縁層114および制御電極116となる絶縁膜142� ��よび金属膜144を各々形成する。絶縁膜142お� ��び金属膜144は、各々、絶縁膜の積層膜ある� ��は金属膜の積層膜であってよい。

 図10に示すように、レジスト膜138を除去� �て開口部140に絶縁膜142および金属膜144を残� �リフトオフ法により、絶縁層114および制御� �極116を形成する。すなわちp形半導体層112を� ��成した後に、制御電極116を形成する。

 その後、素子分離領域122となる領域に開� ��を有する適切なマスクを形成して、当該マ� ��クの開口部に選択的にイオンを打ち込み、� ��子分離領域122を形成する。素子分離領域122� ��打ち込むイオンはたとえば窒素または水素� ��あってよく、電子供給層108およびチャネル� ��106が絶縁体となるイオンであれば任意に選� ��できる。以上のようにして、図1の半導体装 置100が製造できる。

 本実施形態の半導体装置100とその製造方� ��によれば、制御電極116の下部にp形半導体層 112を形成するので、半導体装置100をノーマリ オフで動作させつつ、チャネル電流密度を増 加でき、また、閾値を高くすることができる 。さらに、p形半導体層112を溝部110に形成す� �ので、溝部110の効果が相乗され、よりノー� �リオフ動作をさせやすく、またチャネル電� �密度を増加できる。

(実験例)
 基板102としてサファイアを適用した。基板1 02の上に、バッファ層104としてGaN層を、チャ� ��ル層106としてGaN層を、電子供給層108としてA lGaN層を、順次MOVPE法を用いて形成して、HEMT� �エピタキシャル基板とした。各層の膜厚は� �各々100nm、2000nm、30nmとした。AlGaNの電子供給 層108のAl組成は25%とした。

 AlGaNの電子供給層108の上に、パッシベーシ� �ン層120としてSiN _x 層を、スパッタリング法により100nmの膜厚で� ��成した。SiN _x のパッシベーション層120の上にレジスト膜130 を形成して、リソグラフィーにより溝部110が 形成される位置のレジスト膜130に開口部132を 形成した。開口部132の寸法は30μm×2μmとした� ��

 CHF ₃ ガスを用いたICPプラズマエッチングにより、 レジスト膜130の開口部132に露出したSiN _x のパッシベーション層120を除去した。このよ うにして開口部を有するSiN _x のパッシベーション層120を形成した。ついで エッチングガスをCHCl ₂ ガスに切り替えて、AlGaNの電子供給層108を20nm の深さまでエッチングした。これにより電子 供給層108に溝部110を形成した。

 表面のレジスト膜130をアセトンで除去した� ��、基板102をMOVPE反応炉に移して、選択成長� �により溝部110にGaN膜を20nmの膜厚になるまで� ��ピタキシャル成長させた。そしてGaN膜にMg� �ドーピングしてp形半導体層112を形成した。� ��ーピングした後のp形半導体層112のホール濃 度は5×10 ¹⁷ cm ^-2 であった。

 基板102を反応炉から取り出した後、レジス� ��膜134を形成して、リソグラフィーにより、� ��出力電極118の形状にレジスト膜134の開口部1 36を形成した。前記と同様の手法で開口部136� ��露出したSiN _x のパッシベーション層120を除去した。そして 蒸着法により、Ti/Al/Ni/Auの積層膜を形成して� ��リフトオフにより、入出力電極118の形状に� ��工した。その後、基板102を窒素雰囲気、800� ��、30秒間の条件でアニールした。このよう� �して一対の入出力電極118を形成した。

 レジスト膜138を形成して、リソグラフィー� ��より、GaNのp形半導体層112上のレジスト膜138 に、開口部140を形成した。開口部140の幅は1.5 μmとした。蒸着法により、SiO _x の絶縁膜142を10nmの膜厚で、金属膜144としてNi /Auの金属積層膜を形成して、リフトオフによ り、Ni/Auの制御電極116および絶縁層114を形成� ��た。さらにレジスト膜をマスクとして素子� ��辺部に窒素をイオン打ち込みにより打ち込� ��、素子分離領域122を形成した。このように� ��て図1に示す半導体装置100を作製した。

(比較例)
 実験例と同様にサファイアの基板102に、GaN� ��バッファ層104、GaNのチャネル層106、AlGaNの� �子供給層108を形成してHEMT用エピタキシャル� ��板とした。実験例と同様にSiN _x のパッシベーション層120、溝部110、一対の入 出力電極118を形成した。溝部110にp形半導体� �112を形成せず、実験例と同様の手法で、溝� �110の底面に直接SiO _x の絶縁層114となる絶縁膜142および制御電極116 となる金属膜144を形成して、絶縁層114および 制御電極116を形成した。さらに実験例と同様 の手法で素子分離領域122を形成した。

 図11は、実験例および比較例で作成した� �導体装置100のDC評価におけるドレイン電流の 遷移特性グラフを示す。実線は実験例を、破 線は比較例を示す。横軸はドレイン電圧を、 縦軸はドレイン電流を示す。比較例の最大電 流密度が、ゲート電圧3V付近で約50mA/mmである のに対して、実験例では、ゲート電圧3.5V付� �で110mA/mmと高い値を示した。上記実験例と比 較例との比較結果が示すとおり、p形半導体� �112を備えることにより、半導体装置100をノ� �マリオフで動作させつつ、チャネルの電流� �度を増加させることができた。