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Patent Searching and Data


Title:
SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
Document Type and Number:
WIPO Patent Application WO/2009/050871
Kind Code:
A1
Abstract:
Disclosed is a semiconductor device (100) comprising a semiconductor substrate (10) of a first conductivity type which is composed of silicon carbide, a silicon carbide epitaxial layer (20) of the first conductivity type formed on a major surface (10a) of the semiconductor substrate (10), a well region (22) of a second conductivity type formed in a part of the silicon carbide epitaxial layer (20), and a source region (24) of the first conductivity type formed in a part of the well region (22). A channel epitaxial layer (30) composed of silicon carbide is formed on the silicon carbide epitaxial layer (20), the well region (22) and the source region (24), and a part of the channel epitaxial layer (30) located on the well region (22) functions as a channel region (40). A dopant of the first conductivity type is implanted into portions (33, 35) of the channel epitaxial layer (30), namely portions other than the channel region (40).

Inventors:
KUDOU CHIAKI
KUSUMOTO OSAMU
HASHIMOTO KOICHI
Application Number:
PCT/JP2008/002880
Publication Date:
April 23, 2009
Filing Date:
October 10, 2008
Export Citation:
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Assignee:
PANASONIC CORP (JP)
KUDOU CHIAKI
KUSUMOTO OSAMU
HASHIMOTO KOICHI
International Classes:
H01L29/78; H01L21/336; H01L21/8234; H01L27/088; H01L29/12
Foreign References:
JP2005353877A2005-12-22
JP2007066959A2007-03-15
JPH11330091A1999-11-30
JPH11261061A1999-09-24
JP2002270839A2002-09-20
Attorney, Agent or Firm:
OKUDA, Seiji (10th FloorOsaka Securities Exchange Bldg.,8-16, Kitahama 1-chome,Chuo-ku, Osaka-sh, Osaka 41, JP)
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Claims:
 主面および前記主面の反対面である裏面を有し、炭化硅素からなる第1導電型の半導体基板と、
 前記半導体基板の主面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第1導電型の炭化硅素エピタキシャル層と、
 前記炭化硅素エピタキシャル層の一部に形成された第2導電型のウェル領域と、
 前記ウェル領域の一部に形成された第1導電型のソース領域と、
 前記炭化硅素エピタキシャル層上に形成され、炭化硅素からなる第1導電型のチャネルエピタキシャル層と
を備え、
 前記チャネルエピタキシャル層は、
 前記ソース領域上に位置する第1部分と、
 前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域上に位置する第2部分と、
 前記ウェル領域上に位置し、前記第1部分と前記第2部分との間に挟まれたチャネル領域と、
を含み、
 前記第1部分および前記第2部分のドーパント濃度は、前記ソース領域のドーパント濃度よりも低く、かつ、前記チャネル領域のドーパント濃度よりも高い、半導体装置。
 前記チャネルエピタキシャル層における前記第1部分のドーパント濃度は、前記第2部分のドーパント濃度に等しい、請求項1に記載の半導体装置。
 前記第1部分のチャネル領域側エッジは、前記ソース領域と前記ウェル領域の境界よりも前記第2部分から遠い位置にオフセットしており、前記第2部分のエッジは、前記第1導電型の炭化珪素エピタキシャル層と前記ウェル領域との境界よりも前記第1部分から遠い位置にオフセットしている、請求項1に記載の半導体装置。
 前記チャネルエピタキシャル層上に形成されたゲート酸化膜と、
 前記ゲート酸化膜上に形成されたゲート電極と、
 前記ソース領域上に形成されたソース電極と、
 前記半導体基板の裏面に形成されたドレイン電極とを有する、請求項1に記載の半導体装置。
 前記チャネルエピタキシャル層における前記第1部分および前記第2部分の上方に位置する前記ゲート酸化膜が、前記チャネル領域の上方に位置する前記ゲート酸化膜よりも厚い、請求項3に記載の半導体装置。
 前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域は、JFET領域として機能する、請求項1に記載の半導体装置。
 前記JFET領域には、第1導電型のドーパントが注入されている、請求項6に記載の半導体装置。
 前記JFET領域に注入された第1導電型のドーパントの濃度は、前記ウェル領域に含まれる第2導電型のドーパントの濃度よりも低い、請求項7に記載の半導体装置。
 炭化硅素からなる第1導電型の半導体基板の主面上に、前記半導体基板よりも低いドーパント濃度を有する第1導電型の炭化硅素エピタキシャル層を形成する工程(a)と、
 前記炭化硅素エピタキシャル層の一部に、第2導電型の複数のウェル領域を形成する工程(b)と、
 前記複数のウェル領域の各々の一部に第1導電型のソース領域を形成する工程(c)と、
 前記炭化硅素エピタキシャル層上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程(d)と、
 前記チャネルエピタキシャル層のうち前記ソース領域上に位置する第1部分に第1導電型のドーパントを注入するとともに、前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域の第1導電型の炭化珪素エピタキシャル層の表面上に位置する第2部分に第1導電型のドーパントを注入する工程(e)と
を含む、半導体装置の製造方法。
 前記工程(e)は、
 前記炭化硅素エピタキシャル層の前記第1導電型表面と前記ソース領域の表面との間に位置する第2導電型表面の全体を覆うマスクを前記チャネルエピタキシャル層上に形成する工程(e1)と、
 前記チャネルエピタキシャル層のうち前記マスクで覆われていない部分に前記第1導電型のドーパントを注入する工程(e2)と
を含む、請求項9に記載の半導体装置の製造方法。
 前記工程(b)は、
 前記ウェル領域を規定するウェルマスクを形成する工程(b1)と、
 前記炭化珪素エピタキシャル層のうち前記ウェルマスクで覆われていない領域に第2導電型のドーパントを注入する工程(b2)と
を含み、
 前記工程(c)は、
 前記ソース領域を規定するソースマスクを形成する工程(c1)と、
 前記炭化珪素エピタキシャル層のうち前記ソースマスクで覆われていない領域に第1導電型のドーパントを注入する工程(c2)と
を含み、
 前記工程(c1)は、前記ウェルマスクの側面にサイドウォールを形成する工程を含む、請求項10に記載の半導体装置の製造方法。
 前記工程(e)の後に、
 前記ソース領域の少なくとも一部が露出するように、前記チャネルエピタキシャル層の一部をエッチングによって除去する工程(f)
をさらに含む、請求項10に記載の半導体装置の製造方法。
 前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程(g)と、
 前記ゲート酸化膜上にゲート電極を形成する工程(h)と、
 前記ソース領域上にソース電極を形成する工程(i)と、
 前記半導体基板の裏面にドレイン電極を形成する工程(j)と
を含む、請求項9に記載の半導体装置の製造方法。
 前記工程(e)における前記第1導電型のドーパントは、リンを含み、
 前記工程(e)の後、前記チャネルエピタキシャル層の表面を酸化することによって前記ゲート酸化膜を形成する工程を実行する、請求項13に記載の半導体装置の製造方法。
 前記工程(e)の後、または、前記工程(e)と同一工程において、
 前記炭化硅素エピタキシャル層の表面のうち、隣接する前記ウェル領域の間に挟まれた領域に、第1導電型のドーパントを注入する工程を実行する、請求項9に記載の半導体装置の製造方法。
 前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域に注入される前記第1導電型のドーパントの濃度は、前記ウェル領域に含まれる第2導電型のドーパントの濃度よりも小さい、請求項15に記載の半導体装置の製造方法。
Description:
半導体装置およびその製造方法

 本発明は、半導体装置およびその製造方 に関する。特に、本発明は、高耐圧、大電 用に使用される、炭化硅素からなるパワー 導体デバイスに関する。

 パワー半導体デバイスは、高耐圧で大電 を流す用途に用いられる半導体素子であり 低損失であることが望まれている。従来は シリコン(Si)基板を用いたパワー半導体デバ イスが主流であったが、近年、炭化硅素(SiC) 板を用いたパワー半導体デバイスが注目さ 、開発が進められている(例えば、特許文献 1~6など参照)。

 炭化硅素(SiC)は、シリコン(Si)に比べて材 自体の絶縁破壊電圧が一桁高いので、pn接 部やショットキー接合部における空乏層を くしても逆耐圧を維持することができると う特徴を持っている。そこで、SiCを用いる 、デバイスの厚さを薄くすることができ、 た、ドーピング濃度を高めることができる このため、SiCは、オン抵抗が低く、高耐圧 低損失のパワー半導体デバイスを形成する めの材料として期待されている。

 特許文献1には、チャネル移動度を向上さ せてオン抵抗を向上することができる炭化硅 素半導体装置が開示されている。この特許文 献1に開示された炭化硅素半導体装置を図17に 示す。

 図17に示される炭化硅素半導体装置1000は、n チャネル型のプレーナゲートタイプMOSFET(縦 パワーMOSFET)であり、n + 型SiC基板101を備えている。n + 型SiC基板101の主面上には、n - 型SiCエピタキシャル層(以下、簡単に「エピ 」と称する場合がある)102が形成されている n - 型SiCエピ層102の表層部の所定領域には、所定 深さを有するp型SiCベース層(ウェル領域)103a,1 03bが形成されている。ベース層103a,103bの中に はn + 型ソース領域104a、104bが形成されている。n + 型ソース領域104a、104bと接触するように薄い ピ層がn - 型SiCエピ層102の上に設けられている。この薄 いエピ層の一部(n + 領域106a、106b)は、その下方に位置するソース 領域104a,104bと一体化されている。また、この 薄いエピ層のうち、ソース領域104a,104bの間に 挟まれている領域はn - 型である。チャネルエピ層105に含まれるn - 型領域のうち、p型ベース領域103a、103bと接す る部分が、それぞれ、チャネル領域140として 機能することになる。

 チャネルエピ層105の上には、ゲート酸化 107を介してゲート電極108が形成されている ゲート電極108は絶縁層109に覆われており、 の上には、ベース領域103a,103bおよびソース 域104a,104bに接触するようにソース電極110が 成されている。SiC基板101の裏面にはドレイ 電極111が形成されている。

 図17に示した半導体装置1000では、ゲート 極108に電圧を印加すると、チャネルエピ層1 05に蓄積型チャネルが誘起され、ソース電極1 10とドレイン電極111との間をキャリア(電荷) 流れる。

 このように、チャネル形成層の導電型を反 させることなくチャネルを誘起する蓄積モ ドでMOSFETを動作させることで、導電型を反 させてチャネルを誘起する反転モードのMOSF ETに比べ、チャネル移動度を大きくしてオン 抗を低減させることができる。

特開平10-308510号公報

特許第3773489号公報

特許第3784393号公報

特許第3527496号公報

特開平11-266017号公報

特開2008-098536号公報

 上述した半導体装置1000によれば、チャネ ルエピ層105を形成した構造にすることによっ て、チャネル移動度を向上させてオン抵抗を 低減することができる。しかしながら、本願 発明者が検討したところ、チャネルエピ層105 の一部に電流が集中する可能性があり、その 電流集中によって、オン抵抗の低減が阻害さ れ得ることが見い出された。

 本発明はかかる点に鑑みてなされたもの あり、その主な目的は、電流集中によるオ 抵抗の上昇を緩和できる半導体装置を提供 ることにある。

 本発明の半導体装置は、主面および前記 面の反対面である裏面を有し、炭化硅素か なる第1導電型の半導体基板と、前記半導体 基板の主面上に形成され、前記半導体基板よ りも低いドーパント濃度を有する第1導電型 炭化硅素エピタキシャル層と、前記炭化硅 エピタキシャル層の一部に形成された第2導 型のウェル領域と、前記ウェル領域の一部 形成された第1導電型のソース領域と、前記 炭化硅素エピタキシャル層上に形成され、炭 化硅素からなる第1導電型のチャネルエピタ シャル層とを備え、前記チャネルエピタキ ャル層は、前記ソース領域上に位置する第1 分と、前記炭化硅素エピタキシャル層にお て前記ウェル領域が形成されていない領域 に位置する第2部分と、前記ウェル領域上に 位置し、前記第1部分と前記第2部分との間に まれたチャネル領域とを含み、前記第1部分 および前記第2部分のドーパント濃度は、前 ソース領域のドーパント濃度よりも低く、 つ、前記チャネル領域のドーパント濃度よ も高い。

 好ましい実施形態において、前記チャネ エピタキシャル層における前記第1部分のド ーパント濃度は、前記第2部分のドーパント 度に等しい。

 好ましい実施形態において、前記第1部分 のチャネル領域側エッジは、前記ソース領域 と前記ウェル領域の境界よりも前記第2部分 ら遠い位置にオフセットしており、前記第2 分のエッジは、前記第1導電型の炭化珪素エ ピタキシャル層と前記ウェル領域との境界よ りも前記第1部分から遠い位置にオフセット ている。

 好ましい実施形態において、前記チャネ エピタキシャル層上に形成されたゲート酸 膜と、前記ゲート酸化膜上に形成されたゲ ト電極と、前記ソース領域上に形成された ース電極と、前記半導体基板の裏面に形成 れたドレイン電極とを有する。

 好ましい実施形態において、前記チャネ エピタキシャル層における前記第1部分およ び前記第2部分の上方に位置する前記ゲート 化膜が、前記チャネル領域の上方に位置す 前記ゲート酸化膜よりも厚い。

 好ましい実施形態において、前記炭化硅 エピタキシャル層のうち、隣接する前記ウ ル領域の間に挟まれた領域は、JFET領域とし て機能する。

 好ましい実施形態において、前記JFET領域 には、第1導電型のドーパントが注入されて る。

 好ましい実施形態において、前記JFET領域 に注入された第1導電型のドーパントの濃度 、前記ウェル領域に含まれる第2導電型のド パントの濃度よりも低い。

 本発明による半導体装置の製造方法は、 化硅素からなる第1導電型の半導体基板の主 面上に、前記半導体基板よりも低いドーパン ト濃度を有する第1導電型の炭化硅素エピタ シャル層を形成する工程(a)と、前記炭化硅 エピタキシャル層の一部に、第2導電型の複 のウェル領域を形成する工程(b)と、前記複 のウェル領域の各々の一部に第1導電型のソ ース領域を形成する工程(c)と、前記炭化硅素 エピタキシャル層上に、炭化硅素からなるチ ャネルエピタキシャル層を形成する工程(d)と 、前記チャネルエピタキシャル層のうち前記 ソース領域上に位置する第1部分に第1導電型 ドーパントを注入するとともに、前記炭化 素エピタキシャル層において前記ウェル領 が形成されていない領域の第1導電型の炭化 珪素エピタキシャル層の表面上に位置する第 2部分に第1導電型のドーパントを注入する工 (e)とを含む。

 好ましい実施形態において、前記工程(e) 、前記炭化硅素エピタキシャル層の前記第1 導電型表面と前記ソース領域の表面との間に 位置する第2導電型表面の全体を覆うマスク 前記チャネルエピタキシャル層上に形成す 工程(e1)と、前記チャネルエピタキシャル層 うち前記マスクで覆われていない部分に前 第1導電型のドーパントを注入する工程(e2) を含む。

 好ましい実施形態において、前記工程(b) 、前記ウェル領域を規定するウェルマスク 形成する工程(b1)と、前記炭化珪素エピタキ シャル層のうち前記ウェルマスクで覆われて いない領域に第2導電型のドーパントを注入 る工程(b2)とを含み、前記工程(c)は、前記ソ ス領域を規定するソースマスクを形成する 程(c1)と、前記炭化珪素エピタキシャル層の うち前記ソースマスクで覆われていない領域 に第1導電型のドーパントを注入する工程(c2) を含み、前記工程(c1)は、前記ウェルマスク の側面にサイドウォールを形成する工程を含 む。

 好ましい実施形態において、前記工程(e) 後に、前記ソース領域の少なくとも一部が 出するように、前記チャネルエピタキシャ 層の一部をエッチングによって除去する工 (f)をさらに含む。

 好ましい実施形態において、前記チャネ エピタキシャル層の上に、ゲート酸化膜を 成する工程(g)と、前記ゲート酸化膜上にゲ ト電極を形成する工程(h)と、前記ソース領 上にソース電極を形成する工程(i)と、前記 導体基板の裏面にドレイン電極を形成する 程(j)とを含む。

 好ましい実施形態において、前記工程(e) おける前記第1導電型のドーパントは、リン を含み、前記工程(e)の後、前記チャネルエピ タキシャル層の表面を酸化することによって 前記ゲート酸化膜を形成する工程を実行する 。

 好ましい実施形態において、前記工程(e) 後、または、前記工程(e)と同一工程におい 、前記炭化硅素エピタキシャル層の表面の ち、隣接する前記ウェル領域の間に挟まれ 領域に、第1導電型のドーパントを注入する 工程を実行する。

 好ましい実施形態において、前記炭化硅 エピタキシャル層のうち、隣接する前記ウ ル領域の間に挟まれた領域に注入される前 第1導電型のドーパントの濃度は、前記ウェ ル領域に含まれる第2導電型のドーパントの 度よりも小さい。

 本発明によると、チャネルエピタキシャ 層のうちチャネル領域を除く部分に、第1導 電型のドーパントが注入されているので、ソ ース領域におけるウェル領域との境界近傍、 及び/又は、炭化硅素エピタキシャル層にお るウェル領域との境界近傍での電流集中を 和することができる。その結果、電流集中 よるオン抵抗の上昇を緩和できる。

 また、本発明の好ましい実施形態によれ 、ウェル領域に対して自己整合的にソース 域を形成した後に、チャネルエピタキシャ 層を形成するため、第1導電型ドーパントを 注入すべき領域を、ソース領域の位置とは独 立して設定できる。

本発明の第1の実施形態に係る半導体装 置の構成を模式的に示す断面図 比較例の構成を示す断面図 本発明の第1の実施形態に係る半導体装 置の動作を説明するための断面図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形態 に係る半導体装置の製造方法を説明するため の工程図 (a)および(b)は、本発明の第1の実施形 に係る半導体装置の製造方法を説明するた の工程図 (a)および(b)は、本発明の第1の実施形 に係る半導体装置の製造方法を説明するた の工程図 本発明の第2の実施形態に係る半導体 置の構成を模式的に示す断面図 本発明の第3の実施形態に係る半導体 置の構成を模式的に示す断面図 (a)および(b)は、本発明の第3の実施形 に係る半導体装置の製造方法を説明するた の工程断面図 (a)および(b)は、本発明の第3の実施形 に係る半導体装置の製造方法を説明するた の工程断面図 (a)および(b)は、本発明の第3の実施形 に係る半導体装置の製造方法を説明するた の工程断面図 従来の炭化硅素半導体装置の構成を示 す断面図

符号の説明

 10  半導体基板
 20  ドリフトエピ層(炭化硅素エピタキシャ ル層)
 22  ウェル領域
 24  ソース領域
 28  ソース電極
 30  チャネルエピ層(チャネルエピタキシャ ル層)
 40  チャネル領域
 42  ゲート酸化膜
 44  ゲート電極
 50  ドレイン電極
 60  JFET領域
 90  Cキャップ膜
 100  半導体装置
 200  従来の炭化珪素半導体装置
 1000 半導体装置(炭化硅素半導体装置)

 以下、図面を参照しながら、本発明の実 の形態を説明する。以下の図面においては 説明の簡潔化のため、実質的に同一の機能 有する構成要素を同一の参照符号で示す。 お、本発明は以下の実施形態に限定されな 。

 (第1の実施形態)
 図1は、本発明の第1の実施形態に係る半導 装置100の断面構成を模式的に示している。 1に示した本実施形態の半導体装置100は、炭 硅素(SiC)からなる第1導電型の半導体基板(SiC 基板)10と、半導体基板10よりも低いドーパン 濃度を有する第1導電型の炭化硅素エピタキ シャル層20と、炭化硅素エピタキシャル層20 一部に形成された第2導電型のウェル領域22 、ウェル領域22の一部に形成された第1導電 のソース領域24とを備えている。半導体基板 (SiC基板)10は、主面10aおよびその主面10aの反 面である裏面10bを有しており、炭化硅素エ タキシャル層20は、半導体基板10の主面10a上 形成されている。

 炭化硅素エピタキシャル層20の上には、 化硅素からなるチャネルエピタキシャル層30 が形成されている。なお、「エピタキシャル 層」は、簡略的に「エピ層」と称する場合が ある。このため、炭化硅素エピタキシャル層 20は「ドリフトエピ層20」と称し、一方、チ ネルエピタキシャル層30は「チャネルエピ層 30」と称する場合もある。

 チャネルエピ層30のうち、ソース領域24上 に位置する第1部分33には、n型ドーパントが 入されている。また、炭化硅素エピタキシ ル層20において、ウェル領域22が形成されて ない領域の表面(n型表面)上に位置するチャ ルエピ層30の第2部分35にも、n型ドーパント 注入されている。第1部分33と第2部分35のド パント濃度は、ソース領域22のドーパント 度よりも低く設定されている。

 一方、チャネルエピ層30のうち、ウェル 域22上に位置し、かつ、第1部分33と第2部分35 との間に挟まれた領域のn型ドーパント濃度 、第1部分33および第2部分35のドーパント濃 よりも低く、この領域は、チャネル領域40を 含んでいる。

 なお、チャネル領域40は、チャネルエピ層30 のうち、p - 型のウェル領域22のp型表面の真上に位置する 部分である。図1に示す例では、後述する理 により、チャネル領域40の水平方向サイズ( 印の長さ)が第1部分33と第2部分35と間の距離 りも短く設定されている。

 ドリフトエピ層20のうち、隣接するウェ 領域22の間に挟まれた領域は、JFET(Junction Fie ld-Effect Transistor)領域60として機能することに なる。

 本実施形態における第1導電型はn型であり 第2導電型はp型である。半導体基板10はn型SiC 半導体基板(n + SiC基板)であり、ドリフトエピ層20はn - SiC層である。ウェル領域22はp - 層であり、ソース領域24はn ++ 層である。

 なお、「+」、「++」、「-」などは、n型ま はp型の相対的なドーパントの濃度を表記し 符号であり、「n」、「n + 」、「n ++ 」の順にn型ドーパントの濃度が高くなる。 た、「n - 」は「n」よりn型ドーパントの濃度が低い。 って、n + SiC基板10よりも、n - ドリフトエピ層20の方がn型ドーパントの濃度 が低い。そして、n + SiC基板10よりも、n ++ ソース領域24の方がn型ドーパントの濃度が高 い。

 本実施形態の構成においては、チャネルエ 層30のうち、ソース領域24上に位置する第1 分33と、JFET領域60上に位置する第2部分35との 両方に、n型のドーパントが注入され、チャ ルエピ層30中にn + 層(第1部分33、第2部分35)が形成されている。 述のように、これらのn + 層(第1部分33、第2部分35)におけるn型ドーパン ト濃度は、ソース領域24におけるn型ドーパン ト濃度よりも低い。第1部分33および第2部分35 は、後に説明するように、チャネルエピ層30 チャネル領域40をマスクして行う選択的な オン注入によって形成されるため、典型的 は、第1部分33および第2部分35のn型ドーパン 濃度は相互に等しい値に設定される。

 チャネルエピ層30の第1部分33、第2部分35に けるn型ドーパント濃度が、ソース領域24に けるn型ドーパント濃度よりも低い値に調整 れている理由は、第1部分33、第2部分35にお るn型ドーパント濃度が高すぎると、ゲート 絶縁膜に印加される電圧が大きくなり、ゲー ト絶縁膜の信頼性が低下するからである。第 1部分33、第2部分35におけるn型ドーパント濃 のより好ましい範囲は、5×10 15 ~5×10 19 cm -3 であり、更に好ましい範囲は、5×10 15 ~5×10 18 cm -3 である。

 ドリフトエピ層20のn型表面(JFET領域60の表面 )と、ソース領域24の表面との間には、p - 型のウェル領域22の表面(p型表面)が位置して る。前述のように、チャネルエピ層30に含 れるチャネル領域40は、このp型表面の真上 位置する。

 このように、本実施形態では、チャネル ピ層30の内部において、第1部分33はチャネ 領域40から離間しており、第1部分33とチャネ ル領域40との間には、チャネル領域40のドー ント濃度と同程度のドーパント濃度を有す 部分が存在している。同様に、第2部分35も ャネル領域40から離間しており、第2部分35と チャネル領域40との間にも、チャネル領域40 ドーパント濃度と同程度のドーパント濃度 有する部分が存在している。

 この離間は、製造工程におけるバラツキ 考慮したマージンに起因したものであり、 細は後述する。また、本実施形態の構成に いては、ドリフトエピ層20の上面とウェル 域22の上面とソース領域24の上面は、いずれ 、同一平面上に位置している。

 本実施形態のチャネルエピ層30のうち、n型 ーパントが導入されていない部分は真性半 体(intrinsic)領域であるため、その部分を、 i層」または「チャネルエピi層」と称する場 合もある。ただし、チャネルエピ層30は、低 度の第1導電型(n - )の層であってもよい。さらには、チャネル ピ層30は、深さ方向に濃度の変化を有してい てもよい。

 チャネルエピ層30の上には、ゲート酸化膜42 が形成されており、ゲート酸化膜42の上には ゲート電極44が形成されている。また、ソ ス領域24の上には、ソース電極28が形成され いる。本実施形態の構成においては、ソー 電極28は、p + 層26を介して、ウェル領域(p - 層)22に接続されている。さらに、SiC基板10の 面10bには、ドレイン電極50が形成されてい 。

 本実施形態の半導体装置100は、SiCからな パワー半導体デバイスであり、高耐圧、大 流用に好適に使用される。本実施形態の構 の条件を例示的に説明すると次の通りであ 。

 n + SiC基板10は、六方晶系炭化硅素からなる。n + SiC基板10の厚さは、例えば、250~350μmであり、 n + SiC基板10の濃度は、例えば、8×10 18 cm -3 であ。なお、n - SiC基板10の場合、立方晶系炭化硅素からなる 板を用いることもできる。

 ドリフトエピ層20は、SiC基板10の主面10a上に エピタキシャル形成されたSiC層である。ドリ フトエピ層20の厚さは、例えば、4~15μmであり 、ドリフトエピ層20の濃度は、例えば、5×10 15 cm -3 である。なお、n + SiC基板10とドリフトエピ層20の間に、更なるSi Cエピ層(例えば、6×10 16 cm -3 の濃度を有するSiCエピ層)を設けてもよい。

 ウェル領域22の厚さ(即ち、ドリフトエピ層2 0の上面からのpn接合深さ)は、例えば、0.5~1.0 mであり、ウェル領域22のp型ドーパント濃度 、例えば、1.5×10 18 cm -3 である。また、ソース領域24の厚さ(即ち、ド リフトエピ層20の上面からのpn接合深さ)は、 えば、0.25μmであり、ソース領域24のn型ドー パント濃度は、例えば、5×10 19 cm -3 である。そして、p + 層26の厚さは、例えば、0.3μmであり、p + 層26のp型ドーパント濃度は、例えば、2×10 20 cm -3 である。隣接するウェル領域22の間の領域に って規定されるJFET領域60の横方向サイズ(幅 )は、例えば、3μmである。

 チャネルエピ層30は、ドリフトエピ層20上 にエピタキシャル成長されたSiC層であり、チ ャネルエピ層30の厚さは、例えば、30nm~150nmで ある。チャネル領域40のチャネル長方向サイ (図1における参照符号40の矢印方向のサイズ )は、例えば、0.5μmである。チャネル領域40の 位置およびサイズは、ウェル領域22とソース 域24との間の配置関係によって規定される

 ゲート酸化膜42は、SiO 2 (酸化シリコン)からなり、その厚さは、例え 、70nmである。ゲート電極44は、poly-Si(ポリ リコン)からなり、その厚さは、例えば、500n mである。さらに、ソース電極28はTi(チタン) Si(シリコン)との合金からなり、その厚さは 例えば、50nmである。また、ドレイン電極50 Ti(チタン)とSi(シリコン)との合金からなり その厚さは、例えば、100nmである。なお、SiC チップをパッケージに実装する際のはんだ付 けを容易にするために、ドレイン電極50は、N iとAgやNiとAuを堆積することによって形成さ ることが好ましい。

 本実施形態の半導体装置100の構成によれ 、ドリフトエピ層20の上にチャネルエピ層30 が形成され、チャネルエピ層30のうちチャネ 領域40を除く部分にn型のドーパントが注入 れている。これにより、ソース領域24にお るウェル領域22との境界近傍、及び/又は、 リフトエピ層20におけるウェル領域22との境 近傍での電流集中を緩和することができ、 の結果、電流集中によるオン抵抗の上昇と 性劣化を緩和することが可能となる。

 以下、本実施形態の構成による作用効果 、比較例との対比を用いて、より詳細に説 する。

 図2は、本実施形態の構成100に対する比較例 200の断面図である。図2に示した比較例200で 、チャネルエピ層30は全体的に低濃度のn型 層(n - 層)からなり、この点、チャネルエピ層30にn + の部分(33、35)が形成されている本実施形態の 構成100と異なる。

 本願発明者の検討によると、比較例200の 成において次のような現象が起こり得るこ が見い出された。

 まず、縦型MOSFETの動作について説明する 、ソース電極28には0V、ドレイン電極50には 部抵抗(図示せず)を介して数百Vから数kVの 圧が印加されている。ゲート電極44に閾値(Vt h)以下の電圧(例えば、0V)を印加するオフ状態 では、ウェル領域22とドリフトエピ層20との のpn接合から空乏層が広がっている。ドリフ トエピ層20のドーパント濃度が低いため、pn 合に逆バイアス電圧が印加された状態では 乏層が厚く形成される。このため、JFET領域6 0では、左右のウェル領域22から延びる空乏層 が繋がっている。

 次に、ゲート電極44に閾値(Vth)より高い電 圧(例えば20V)を印加した場合は、ゲート絶縁 42を介してチャネルエピ層30のチャネル領域 40に電界が印加されるため、チャネルエピ層3 0内に電荷チャネルが形成され、電荷チャネ に電子が流れ込む。このとき、ウェル領域22 とドリフトエピ層20(JFET領域)との間で形成さ る空乏層に蓄積されている電子も利用され ために、ウェル領域22の電位がソース電位 近づき、空乏層が縮小する。その結果、JFET 域60にドレイン電極50への電流経路が形成さ れ、オン状態となる。外部抵抗の大きさは、 ドレイン電圧が外部抵抗の電圧降下によって 1Vから2V程度となるように決定される。

 比較例200において、チャネルエピ層30の ャネル領域40を流れる電流は、ゲート電極44 影響により、矢印96のようにチャネルエピ 30とゲート酸化膜42との界面を流れる傾向が る。すると、チャネルエピ層30を垂直に流 る電流95が生じ、この垂直方向の抵抗が加算 されることになり、結果として、オン抵抗の 上昇につながる。なお、MOS部分の閾値(Vth)を0 Vよりも高くし、ノーマリーオフ状態を実現 るためにはチャネルエピ層30の濃度を薄くす ることが必要であり、電流95の経路における 抗が高くなる。

 加えて、このようなチャネルエピ層30の 流は、ソース領域24におけるウェル領域22と 境界近傍(98)での電流集中をもたらし、そし て、ドリフトエピ層20におけるウェル領域22 の境界近傍(99)での電流集中ももたらし得る この電流集中によって抵抗が高くなり、結 として、オン抵抗の上昇と、特性劣化につ がる。

 さらに詳細に説明すると、電流は、できる け抵抗の低い領域を通ろうとするので、な べくソース領域(n ++ 層)24を流れ、次いで、垂直方向へ向かうため 、領域98にて電流集中が生じる。同様に、JFET 領域60へ向かう電流においても、領域99にて 流集中が発生する傾向が強くなる。このよ な現象により、オン抵抗の上昇と特性劣化 生じ得る。

 一方、本実施形態の構成100の場合、図3に示 すように、チャネルエピ層30におけるソース 域24の上方はn + の部分(33)となっているため、図2中の領域98 の電流集中を回避することができ、電流を ース領域24からn + 部分33へスムーズに導くことができる。

 さらに、電流は、チャネルエピ層30におい n + 部分33から水平方向に流れてn + 部分35へ向かう傾向が強くなり、次いで、n + 部分35からスムーズにJFET領域60へ向かいやす なる(図3に示す矢印方向に電流が流れる)。 たがって、図2中の領域99での電流集中を回 することができる。

 このように、本実施形態の構成100によれば チャネルエピ層30のうちチャネル領域40を除 く部分にn + 領域(33、35)を形成していることにより、電流 集中によるオン抵抗の上昇を緩和することが できる。このチャネルエピ層30におけるn + 領域は、ソース領域24上方の部分(33)に形成す るだけでも効果(電流集中を緩和する効果)は るが、ソース領域24上方の部分(33)とJFET領域 60上方の部分(35)との両方に形成することが好 ましい。

 次に、図4(a)から図11(b)を参照しながら、 実施形態の半導体装置100の製造方法につい 説明する。図4(a)から図11(b)は、本実施形態 製造方法を説明するための工程断面図であ 。

 まず、n + SiC基板10として、n型4H-SiC(0001)基板を用意する 。この基板は、例えば、<11-20>方向に8° たは4°オフカットされ、n型ドーピング濃度 1×10 18 cm -3 ~5×10 19 cm -3 の基板である。

 次いで、図4(a)に示すように、n + SiC基板10の主面10a上に、エピタキシャル成長 よってn - ドリフトエピ層20を形成する。成長条件は原 ガスとして、例えば、シラン(SiH 4 )とプロパン(C 3 H 8 )を、キャリアガスとして水素(H 2 )を、ドーパントガスとして窒素(N 2 )ガスを用いて熱CVDを行うことにより、1×10 15 cm -3 ~1×10 16 cm -3 の濃度で、厚さとして10μm以上を堆積する。

 次に、図4(b)に示すように、n - ドリフトエピ層20の上に、注入マスク材料層7 0を堆積し、その注入マスク材料層70の上にフ ォトレジスト72を形成する。注入マスク材料 70は、例えば、SiO 2 (酸化シリコン)である。酸化シリコンからな 注入マスク材料層70は、例えば、シラン(SiH 4 )とN 2 Oを用いて、200WのパワーにてプラズマCVDを実 することによって形成される。注入マスク 料層70の厚さは、例えば、0.5~1.0μmである。 ォトレジスト72は、ウェル領域(p - 層22)およびJFET領域60を規定する位置および寸 法を有している。フォトレジスト72は、例え 、感光性有機膜であり、典型的なフォトリ グラフィー法を用いて形成される。フォト ジスト72の厚さは、例えば、1.5~2.0μmである

 次に、フォトレジスト72をマスクとして、 入マスク材料層70の不要部分をエッチングし て、注入マスクパターン(ウェルマスク)70Aを 成する。その後、フォトレジスト72を除去 る。注入マスク材料層70のエッチングは、例 えば、CF 4 ガスとCHF 3 ガスを用いた異方性ドライエッチング法によ って実行し、フォトレジスト72の除去は、例 ば、酸素プラズマによるアッシングを用い 行えばよい。

 次いで、図5(a)に示すように、注入マスクパ ターン70Aをマスクとして、Al + を注入(矢印80)することによって、n - ドリフトエピ層20の表面に、所定の深さを有 るウェル領域(p - )22を形成する。イオン注入は、例えば、エネ ルギーを30keVから350keVの間で複数に分けて行 、その際の基板の温度は、例えば500℃であ 。ウェル領域22の深さは、例えば、0.5~1.0μm ある。ウェル領域22間によって規定される n - ドリフトエピ層20の表面部がJFET領域60となる 本実施形態のJFET領域60の幅は、例えば、3μm である。

 次に、図5(b)に示すように、注入マスクパタ ーン70Aを覆うように、基板10の表面上に(より 詳細には、ウェル領域22上に)注入マスク材料 層71を堆積し、その後、注入マスク材料層71 上に、フォトレジスト72Aを形成する。注入 スク材料層71は、例えば、poly-Si(ポリシリコ )であり、熱CVDにより、原料ガスとしてSiH 4 を用いて堆積することによって形成される。 注入マスク材料層71の厚さは、例えば、0.5~1.0 μmである。フォトレジスト72Aは、ソース領域 24を規定するために設けられる。

 次に、フォトレジスト72Aをマスクとして、 入マスク材料層71の露出部分を異方的にエ チングすることによって、図6(a)に示すよう 、注入マスクパターン(ソースマスク)71Aを 成する。図示した注入マスクパターン71Aの 部は、フォトレジスト72Aの下方にあるパタ ンであり、他の部分は、注入マスクパター 70Aに隣接するサイドウォールである。この ッチングは、例えば、Cl 2 、O 2 、HBrの混合ガスを用いた異方性エッチングよ って好適に実行される。

 注入マスクパターン71Aにおけるサイドウ ール部分の幅(チャネル長方向のサイズ)は 注入マスク材料層71の厚さに依存する。この 厚さは、注入マスク材料層71を堆積する工程 おいて、堆積レートおよび堆積時間を調整 ることにより、高い精度で制御することが きる。

 次に、図6(b)に示すように、注入マスクパタ ーン70A及び71Aをマスクとして、ウェル領域(p - )22の表面の一部に、N + (窒素イオン)またはP + (リンイオン)を注入(矢印82)することによって 、ソース領域(n ++ )24を形成する。イオン注入は、例えば、エネ ルギーを30keVから90keVの間で複数に分けて行 、その際の基板の温度は例えば500℃である ソース領域24の深さは、例えば、0.25μmであ 。

 本実施形態の方法によれば、ソース領域2 4のチャネル領域側エッジ(ソース領域24とウ ル領域22との境界)SEは、注入マスクパターン 71Aのサイドウォール部分のエッジに対して自 己整合的に定まる。これに対し、ソース領域 24を規定する開口部を有する「他のマスクパ ーン」をフォトリソグライフィおよびエッ ング工程で形成する方法を採用したとすれ 、ソース領域を規定する「他のマスクパタ ン」をウェル領域22に対して位置決め(マス アライメント)することが必要になる。この ようなマスクアライメントには、何らかの「 ずれ」が発生するため、ウェル領域22とソー 領域24との間の配置関係は、工程ごとに、 らつくことになる。ウェル領域22とソース領 域24との間の配置関係は、チャネル領域40の イズ(チャネル長方向サイズ)を規定するため 、トランジスタ特性に影響する重要なパラメ ータである。本実施形態では、上記のマスク アライメントが不要であるため、ウェル領域 22とソース領域24との間の配置関係が高い精 で決定される。したがって、本実施形態に れば、チャネル長さのばらつきが小さく、 計どおりのトランジスタ特性を実現しやす なる。

 次に、図7(a)に示すように、注入マスクパタ ーン70A及び71Aを除去した後、注入マスク材料 層72を形成し、次いで、その注入マスク材料 72の上にフォトレジスト73Aを形成する。注 マスクパターン70A及び71Aの除去は、例えば 酸化膜はHF水溶液で、ポリシリコンはHFとHNO 3 およびH 2 O混合液でウエットエッチングすることによ て実行する。注入マスク材料層72は、例えば 、SiO 2 (酸化シリコン)である。フォトレジスト73Aは p + 層26を規定するために設けられる。

 次に、図7(b)に示すように、フォトレジスト 73Aをマスクとして、注入マスク材料層72の不 部分をエッチングすることによって、注入 スクパターン72Aを形成する。次いで、フォ レジスト73Aを除去した後、注入マスクパタ ン72Aをマスクとして、ウェル領域(p - )22の表面に、Al + (アルミニウムイオン)またはB + (ボロンイオン)を注入(矢印84)することによっ て、p + 層26を形成する。イオン注入は、例えば、エ ルギーを30keVから150keVの間で複数に分けて い、その際の基板の温度は例えば500℃であ 。p + 層26のpn接合深さは、ソース領域(n ++ )24のpn接合深さよりも深く、例えば、0.3μmで る。

 次に、図8(a)に示すように、注入マスクパタ ーン72Aを除去した後、ドリフトエピ層20が形 された基板の両面にカーボンキャップ膜(以 下、Cキャップ膜と略記)90を形成する。より 細には、ドリフトエピ層20とウェル領域22と ース領域24とp + 領域26を含む上面、および、SiC基板10の裏面10 bにCキャップ膜90を形成する。Cキャップ膜90 、例えば、炭素から構成されており、スパ タ法により、上記上面側と裏面側に別々に 積する。Cキャップ膜90を形成した後は、基 10(より正確には、各層(20、22、24、26)が形成 れた基板10)を1000℃以上、ここでは1800℃の 度で活性化アニールする。なお、Cキャップ 90なしで、SiH 4 雰囲気下でのアニールを行うことも可能であ る。

 次に、図8(b)に示すように、両面Cキャップ 90を除去した後、チャネルエピ層30をエピタ シャル成長によって形成する。次いで、チ ネルエピ層30の上に注入マスク材料層74を堆 積し、その後、注入マスク材料層74の上にフ トレジスト74Aを形成する。両面Cキャップ膜 90の除去は、例えば、酸素プラズマによるア シング法を用いて行う。本実施形態におけ チャネルエピ層30は、SiCからなるエピi層で り、そのエピタキシャル成長の条件は、例 ば、原料ガスとして例えば、シラン(SiH 4 )とプロパン(C 3 H 8 )を、キャリアガスとして水素(H 2 )を、ドーパントガスとして窒素(N 2 )ガスを用いて熱CVDを行うことにより、1×10 15 cm -3 ~5×10 15 cm -3 の濃度で、厚さとして30~150nmを堆積する。な 、エピタキシャル成長の途中で窒素(N 2 )ガスを導入して、チャネルエピ層の一部を 濃度にしても構わない。

 注入マスク材料層74は、例えば、SiO 2 (酸化シリコン)である。フォトレジスト74Aは チャネルエピ層30においてn型ドーパントが 加的に導入される領域を規定する開口部を している。フォトレジスト74Aは、ウェル領 (p - )22の表層部を完全に覆うように設けられる。 重ね合わせズレと寸法バラツキとを考慮して 、ソース領域(n ++ )24およびJFET領域60の各々とオーバーラップす る部分(幅0.1~1.0μm)45を持たせてマージンを確 している。すなわち、フォトレジスト74Aは チャネルエピタキシャル層30の表面上でか ウェル領域22の上方を少なくとも含み、さら に、ソース領域24のウェル領域22との界面の 傍の上方および炭化硅素エピタキシャル層20 のウェル領域22との界面の近傍の上方を覆う うに形成される。

 次に、図9(a)に示すように、フォトレジス ト74Aをマスクとして注入マスク材料層74の不 部分をエッチングすることによって、注入 スクパターン74Bを形成する。すなわち、注 マスクパターン74Bは、チャネルエピタキシ ル層30の表面上でかつウェル領域22の表面が 暴露している領域の上方の位置に形成される 。

 次いで、フォトレジスト74Aを除去した後、 入マスクパターン74Bをマスクとして、チャ ルエピ層30に、N + (窒素イオン)またはP + (リンイオン)を注入(矢印86)することによって 、チャネルエピ層30中にn + 部分(33、35)を形成する。なお、チャネルエピ 層30中におけるn + のドーパント濃度は、均一でなくてもよい。 ここでイオン注入の条件は、例えば、30keVで5 ×10 15 ~5×10 19 cm -3 である。こうして形成されるn型ドーパント 注入される第1部分33のチャネル領域側エッ CE1は、ソース領域24とウェル領域22との境界 りも、第2部分35から遠い位置にオフセット る。また、第2部分35のエッジCE2は、JFET領域 60の境界よりも、第1部分33から遠い位置にオ セットする。このようなオフセットにより チャネルエピ層30の内部において、n型ドー ントが注入される部分からチャネル領域40 離間させることになる。

 次に、図9(b)に示すように、注入マスクパタ ーン74Bを除去した後、基板の両面に、より正 確には、チャネルエピ層30の表面とSiC基板10 裏面10bに、Cキャップ膜92を形成する。Cキャ プ膜92は、例えば、炭素から構成されてい 。Cキャップ膜92は、例えばスパッタ法によ 、チャネルエピ層30の表面側とSiC基板10の裏 10b側を別々に堆積される。Cキャップ膜92を 成した後は、1000℃以上(ここでは1800℃)の温 度で基板を活性化アニールする。なお、Cキ ップ膜92なしで、SiH 4 雰囲気下でのアニールを行うことも可能であ る。

 次に、図10(a)に示すように、両面Cキャッ 膜92を除去した後、チャネルエピ層30の表面 をCMP(化学的機械的研磨)する。CMPを行うこと 、チャネルエピ層30の表面を平坦化し、こ によりチャネル領域40(図1参照)のキャリア移 動度を向上できる効果があるが、CMPの実施は 任意であり、CMPを行わなくてもよい。

 次に、図10(b)に示すように、チャネルエ 層30の上に、フォトレジスト75Aを形成した後 、フォトレジスト75Aをマスクとして、チャネ ルエピ層30の不要部分をエッチングする。こ とき、ソース領域24の少なくとも一部が露 するように、チャネルエピタキシャル層30の 一部をエッチングによって除去する。

 次に、図11(a)に示すように、フォトレジス 75Aを除去した後、チャネルエピ層30の上にゲ ート酸化膜(SiO 2 )42を形成する。次いで、ゲート酸化膜42の上 ゲート電極の材料となるpoly-Si膜を形成する 。その後、そのpoly-Si膜の上に、ゲート電極44 の形状および位置を規定するフォトレジスト (不図示)を形成する。poly-Si膜をパターニング することにより、poly-Siからなるゲート電極44 を形成した後、前記フォトレジストを除去す る。

 その後は、典型的な配線形成工程を実行す 。具体的には、図11(b)に示すように、ソー 電極(例えば、TiとSiとの合金層)28およびドレ イン電極(例えば、TiとSiとの合金層)50を形成 、本実施形態の半導体装置100を得る。ソー 電極28は、ソース領域24およびP + 層26に接触し、例えばTiを堆積した後に950℃ 熱処理を行うことによって形成される。ま 、ドレイン電極50は、SiC基板10の裏面10bに例 ばTiを堆積した後に950℃で熱処理を行うこ によって形成される。

 本実施形態の半導体装置100は、上述した うに、縦型MOSFETのオン状態での動作におい 、電流集中を抑制できるため、低オン抵抗 高信頼性の特性を示すことができる。

 (第2の実施形態)
 図12は、本実施形態の半導体装置100の第2の 施形態を模式的に示す断面図である。図12 示した半導体装置100は、チャネルエピ層30層 の上に位置するゲート酸化膜42の厚さが部分 よって異なっている点において図1に示した 第1の実施形態の半導体装置100と異なる。そ 他の構成や製造方法は第1の実施形態と同様 あるので説明を省略し、本実施形態に特有 構成、効果について以下に説明する。

 チャネルエピ層30中に形成されたn + 層(33、35)の上方に位置するゲート酸化膜42の さは、チャネル領域40の上方に位置するゲ ト酸化膜42の厚さよりも厚くなっている。具 体的には、ゲート酸化膜42のうち、第1部分33 上方に位置する部分42c、第2部分35の上方に 置する部分42bは、チャネル領域40の上方に 置する部分42aの厚さよりも厚い。

 図2に示した半導体装置200においてJFET領 60の上方に位置する部分のゲート容量は比較 的大きく、それによって、半導体装置200の高 速動作を行うのが困難となっていた。一方、 図12に示した半導体装置100では、ゲート酸化 42のうちJFET領域60の上方に位置する部分42b 厚くしているので、ゲート容量を低減する とができ、その結果、高速動作を実現する とが可能となる。ゲート酸化膜42の厚い部分 42bの厚さは、ゲート酸化膜42のチャネル領域4 0の厚さより、例えば、1.2~2倍となっている。

 図12に示した構造100は、ゲート酸化膜の増 酸化を利用して実現することができる。ゲ ト酸化膜の増速酸化とは、シリコンにおい 不純物(例えば、As)が注入された領域は、同 酸化条件下でも、酸化レートが早いという 象である。本願発明者は、SiC基板を1000~1200 で酸化した際に、窒素注入領域は注入して ない領域と同じ酸化レートであるのに対し リンを注入した領域は注入していない領域 比べて約1.2~2倍の酸化レートであることを 験的に見い出した。この本願発明者が見い した増速酸化の現象を利用すると、チャネ エピ層30中に形成されたn + 層(33、35)のドーパントをリンとし、そのリン による増速酸化で、ゲート酸化膜42の厚さを 分によって変化させることができる。

 (第3の実施形態)
 図13は、本実施形態の半導体装置100の第3の 施形態を模式的に示す断面図である。図13 示した半導体装置100は、JFET領域60に第1導電 (ここでは、n型)のドーパントが注入された 域62を有している点において図1に示した半 体装置100と異なる。その他の構成や製造方 は第1の実施形態と同様であるので説明を省 略し、本実施形態に特有の構成、効果につい て以下に説明する。

 図13に示した例において、JFET領域60に注入 れたn型ドーパントの濃度(領域62のドーパン 濃度)は、ウェル領域22に含まれる第2導電型 (ここでは、p型)のドーパントの濃度よりも小 さくされており、好ましくは、ウェル領域22 ドーパント濃度よりも十分小さくされてい 。また、チャネルエピ層30中に形成されたn + 層35の下方に、領域62(n - 型ドープ層62)は位置している。本実施形態に おける領域62は、30keVから700keVのエネルギー て、1×10 16 cm -3 ~1×10 17 cm -3 の濃度でJFET領域60に注入することによって形 成される。

 図13に示した半導体装置100では、JFET領域6 0中のドーパント濃度(より具体的には、領域6 2のドーパント濃度)を、ドリフトエピ層20のn ドーパントの濃度よりも高くしていること より、図1に示した半導体装置100よりもオン 抵抗を低下させることが可能となる。また、 同じJFET抵抗にした場合、図13に示した半導体 装置100では、JFET間隔を狭めることができる め、チップ面積を小さくすることができる なお、図13に示した半導体装置100に、図12に した構造の特徴を含めることも可能である

 図13に示した半導体装置100は、例えば、 14から図16に示すようにして作製することが きる。

 まず、上述した図9(a)に示したように、チャ ネルエピ層30中にn + 部分(33、35)を形成する。次いで、図14(a)に示 ように、注入マスクパターン74Bをマスクと て、JFET領域60に、N + (窒素イオン)またはP + (リンイオン)を注入(矢印88)することによって 、領域62(n - 型ドープ層62)を形成する。ここで、領域62の ーパント濃度(n型不純物の濃度)は、ウェル 域22のドーパント濃度(p型不純物の濃度)よ も小さくなるようにする。このようにすれ 、注入マスクパターン74Bの重ね合わせズレ 起こって、ウエル領域22の端部へn型のドー ントが注入されたとしても、ウェル領域22の 導電型は反転せず、p型を維持できる。

 その後は、上述の図9(b)から図11(b)と同様の 程が実行される。具体的には、図14(b)に示 ように、チャネルエピ層30の表面とSiC基板10 裏面10bに、Cキャップ膜92を形成する。Cキャ ップ膜92は、例えば、炭素から構成されてお 、スパッタ法により、チャネルエピ層30の 面側とSiC基板10の裏面10b側を別々に堆積する 。Cキャップ膜92を形成した後は、1000℃以上( こでは1800℃)の温度で基板を活性化アニー する。なお、Cキャップ膜92なしで、SiH 4 雰囲気下でのアニールを行うことも可能であ る。

 次に、図15(a)に示すように、両面Cキャッ 膜92を除去する。次いで、図15(b)に示すよう に、チャネルエピ層30の上に、フォトレジス 75Aを形成した後、フォトレジスト75Aをマス として、チャネルエピ層30をエッチングす 。

 さらに、図16(a)に示すように、フォトレジ ト75Aを除去した後、チャネルエピ層30の上に ゲート酸化膜(SiO 2 )42を形成し、次いで、ゲート酸化膜42の上に ート電極(poly-Si)44を形成する。その後、そ ゲート電極44の上に、フォトレジスト(図示 ず)を形成し、ゲート電極44をエッチングし 、前記フォトレジストを除去する。その後 、典型的な配線形成工程を実行して、図16(b) に示すように、図13に示した構造を有する半 体装置100を得る。

 以上、本発明を好適な実施形態により説 したが、上述した実施形態は一例であって 本発明の趣旨を逸脱しない範囲で、種々の 形が可能であり、変形した形態も本発明の 囲に属する。例えば、上記実施形態で述べ 導電型と反対の導電型にて本発明を実現す ことも可能である。

 本発明による半導体装置は、電流集中に るオン抵抗の特性劣化を緩和することがで るという効果を有し、高耐圧、大電流に使 される炭化珪素パワー半導体デバイスに用 ると好適である。