(第1の実施形態)
 図1(A)は、本発明の第1の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。以下、MOS電界効果トランジス� �を単にトランジスタという。pチャネルトラ� ��ジスタ101及びnチャネルトランジスタ102は、 スイッチSW1を構成する。pチャネルトランジ� �タ101は、ゲートがクロック信号XCKに接続さ� �、ソース及びドレインがデータ入力端子及� �インバータ103の入力端子に接続される。nチ� ��ネルトランジスタ102は、ゲートがクロック� ��号CKに接続され、ソース及びドレインがデ� �タ入力端子及びインバータ103の入力端子に� �続される。クロック信号CK及びXCKは、相互に 反転した信号である。インバータ103の出力端 子は、インバータ105の入力端子に接続される 。インバータ105の出力端子は、データ出力端 子に接続される。インバータ103及び104は、ラ ッチ回路を構成する。インバータ104は、入力 端子がインバータ103の出力端子に接続され、 出力端子がインバータ103の入力端子に接続さ れる。データ保持ノードAは、インバータ103� �入力端子及びインバータ104の出力端子の相� �接続ノードである。データ保持ノードBは、� ��ンバータ103の出力端子及びインバータ104の� ��力端子の相互接続ノードである。データ保� ��ノードAは、スイッチSW2を介して容量Cに接� �される。

 図1(B)は、図1(A)のラッチ回路の他の構成� �を示す回路図である。図1(A)のインバータ104� ��代わりに、クロックゲート114を用いること� ��できる。インバータ104及びクロックゲート1 14は、ラッチ回路を構成する。その場合、ス� ��ッチSW2は不要である。その詳細は、後に図2 5(A)~(C)等を参照しながら説明する。

 図1(C)は、図1(A)のスイッチSW2の構成例を� �す回路図である。スイッチSW2は、トランジ� �タ121及び122からなる。pチャネルトランジス� ��121のソース及びドレインは、データ保持ノ� ��ドA及び容量Cに接続される。nチャネルトラ� ��ジスタ122のドレイン及びソースは、データ� ��持ノードA及び容量Cに接続される。トラン� �スタ121及び122のゲート電圧を制御すること� �より、スイッチSW2のオン/オフ動作を制御す� ��ことができる。

 図1(D)は、図1(A)のスイッチSW2の他の構成� �を示す回路図である。スイッチSW2は、トラ� �ジスタ131からなる。nチャネルトランジスタ1 31のドレイン及びソースは、データ保持ノー� ��A及び容量Cに接続される。トランジスタ131� �ゲート電圧を制御することにより、スイッ� �SW2のオン/オフ動作を制御することができる� ��

 図1(E)は、クロック生成回路の構成例を示 す回路図である。半導体装置は、図1(A)の回� �及び図1(E)のクロック生成回路を有する。ク� ��ック生成回路は、インバータ141及び142を有� ��る。インバータ141は、基準クロック信号CLOC Kを反転したクロック信号XCKを出力する。イ� �バータ142は、クロック信号XCKを反転したク� �ック信号CKを出力する。クロック信号CK及びX CKは、相互に反転した信号である。

 図2(A)は、図1(A)の半導体装置においてス� �ッチSW2を図1(C)のスイッチで構成した半導体� ��置の構成例を示す図である。pチャネルトラ ンジスタ121は、ソースがデータ保持ノードA� �接続され、ゲートがクロック信号CKに接続さ れ、ドレインが容量Cに接続される。nチャネ� ��トランジスタ122は、ドレインがデータ保持� ��ードAに接続され、ゲートがクロック信号XCK に接続され、ソースが容量Cに接続される。

 図2(B)は、図2(A)の半導体装置の動作を示� �フローチャートである。クロック信号CKがハ イレベル、クロック信号XCKがローレベルにな ると、トランジスタ101及び102がオンし、スイ ッチSW1がオンする。すると、データ書き込み 期間Twにおいて、データ入力端子及びデータ� ��持ノードAが接続され、データ保持ノードA� �データは、データ入力端子のデータと同じ� �なる。

 逆に、クロック信号CKがローレベル、ク� �ック信号XCKがハイレベルになると、トラン� �スタ101及び102がオフし、スイッチSW1がオフ� �る。すると、データ保持期間Thにおいて、デ ータ入力端子及びデータ保持ノードAが切断� �れる。インバータ103は、データ保持ノードA� ��データを反転し、その反転したデータをデ� ��タ保持ノードBに出力する。インバータ104は 、データ保持ノードBのデータを反転し、そ� �反転したデータをデータ保持ノードAに出力� ��る。インバータ103及び104はラッチ回路を構� ��し、データ保持ノードA及びデータ保持ノー ドBのデータは保持される。インバータ105は� �データ保持ノードBのデータを反転し、その� ��転したデータをデータ出力端子に出力する� ��クロック信号CKがローレベルの期間Thでは、 データ入力端子のデータが変化しても、スイ ッチSW1がオフであるので、データ保持ノード A及びデータ保持ノードBのデータは保持され� ��。

 ここで、データ保持期間Thでは、クロッ� �信号CKがローレベル、クロック信号XCKがハイ レベルであるので、スイッチSW2がオンする。 データ保持ノードAには、容量Cが接続される� ��容量Cにはデータ保持ノードAのデータが記� �されるので、データ保持ノードAのデータが� ��定的に保持され、データ保持ノードAのソフ トエラーを防止することができる。

 データ書き込み期間Twでは、クロック信� �CKがハイレベル、クロック信号XCKがローレベ ルであるので、スイッチSW2がオフする。これ により、容量Cはデータ保持ノードAから切断� ��れるので、データ書き込み速度の遅れを防� ��することができる。具体的には、セットア� ��プ時間及び遅延時間等の性能劣化を防止す� ��ことができる。

 図3(A)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図3(A)が図2(A)と異なる点を説� ��する。pチャネルトランジスタ121のゲートに はクロック信号HCKが入力され、nチャネルト� �ンジスタ122のゲートにはクロック信号XHCKが� ��力される。クロック信号HCK及びXHCKは、相互 に反転した信号である。

 図3(B)は、図3(A)の半導体装置の動作を示� �フローチャートである。クロック信号CK及び HCKは、異なる信号である。以下、図3(B)が図2( B)と異なる点を説明する。

 クロック信号HCKがローレベル、クロック� ��号XHCKがハイレベルの期間Tonでは、スイッチ SW2がオンし、データ保持ノードAには容量Cが� ��続される。

 クロック信号HCKがハイレベル、クロック� ��号XHCKがローレベルの期間Toffでは、スイッ� �SW2がオフし、容量Cはデータ保持ノードAから 切断される。

 データ書き込み期間Twでは、一部の期間Ta においてスイッチSW2がオフしている。また、 データ保持期間Thでは、一部の期間Tbにおい� �スイッチSWがオフしている。

 原理的には、期間Taは、ラッチ回路のセ� �トアップ時間より長ければよい。期間Tbは、 データ保持期間Thより短ければよい。実際に� ��ットアップ時間を測定して、セットアップ� ��間が低下しない範囲で期間Taを決めれば、� �ットアップ時間は当然低下しない。

(第2の実施形態)
 図4(A)は、本発明の第2の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。以下、図4(A)が図1(A)と異なる点 を説明する。nチャネルトランジスタ401は、� �イッチSW2に対応する。nチャネルトランジス� ��401は、ドレインがインバータ103の入力端子� ��接続され、ゲートがクロック信号XCKに接続� ��れ、ソースが容量Cに接続される。容量Cは� �トランジスタ401及びノードVDS間に接続され� �。ノードVDSは、基準電位(グランド電位)又は 電源電圧のノードであり、以下も同様である 。

 図4(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図4(B)が図4(A)と異なる点を説� ��する。pチャネルトランジスタ402は、nチャ� �ルトランジスタ401の代わりに設けられる。n� ��ャネルトランジスタ402は、ソースがインバ� ��タ103の入力端子に接続され、ゲートがクロ� ��ク信号CKに接続され、ドレインが容量Cに接� ��される。

 図4(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図4(C)が図4(A)と異なる点を説� ��する。nチャネルトランジスタ401のドレイン は、インバータ103の入力端子ではなく、イン バータ103の出力端子に接続される。これによ り、インバータ103の出力端子のデータ保持ノ ードBのソフトエラーを防止することができ� �。

 図4(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図4(D)が図4(B)と異なる点を説� ��する。pチャネルトランジスタ402のソースは 、インバータ103の入力端子ではなく、インバ ータ103の出力端子に接続される。これにより 、インバータ103の出力端子のデータ保持ノー ドBのソフトエラーを防止することができる� �

(第3の実施形態)
 図5(A)は、本発明の第3の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。以下、図5(A)が図2(A)と異なる点 を説明する。トランジスタ501、トランジスタ 502及び容量C1は、それぞれ図2(A)のトランジス タ122、トランジスタ121及び容量Cに対応する� �容量C1は、ノードVDSに接続される。

 図5(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図5(B)は、図4(A)に対して、トランジ� ��タ502及び容量C2を追加したものである。ト� �ンジスタ501及び容量C1は、それぞれ図4(A)の� �ランジスタ401及び容量Cに対応する。pチャネ ルトランジスタ502は、ソースがインバータ103 の出力端子に接続され、ゲートがクロック信 号CKに接続され、ドレインが容量C2を介して� �ードVDSに接続される。これにより、インバ� �タ103の入力端子(データ保持ノードA)及び出� �端子(データ保持ノードB)のソフトエラーを� �止することができる。

 図5(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図5(C)は、図5(B)に対して、トランジ� ��タ501及び502を入れ替えたものである。nチャ ネルトランジスタ501は、ドレインがインバー タ103の出力端子に接続され、ゲートがクロッ ク信号XCKに接続され、ソースが容量C2を介し� ��ノードVDSに接続される。pチャネルトランジ スタ502は、ソースがインバータ103の入力端子 に接続され、ゲートがクロック信号CKに接続� ��れ、ドレインが容量C1を介してノードVDSに� �続される。

 図5(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図5(D)が図5(A)と異なる点を説� ��する。トランジスタ501及び502からなるスイ� ��チSW2は、インバータ103の出力端子及び容量C 2間に接続される。容量C2は、図5(A)の容量C1に 対応する。

 図5(E)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図5(E)が図5(B)と異なる点を説� ��する。トランジスタ503は、図5(B)のトランジ スタ502の代わりに設けられる。nチャネルト� �ンジスタ503は、ドレインがインバータ103の� �力端子に接続され、ゲートがクロック信号XC Kに接続され、ソースが容量C2を介してノード VDSに接続される。

 図5(F)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図5(F)が図5(C)と異なる点を説� ��する。トランジスタ504は、図5(C)のトランジ スタ501の代わりに設けられる。pチャネルト� �ンジスタ504は、ソースがインバータ103の出� �端子に接続され、ゲートがクロック信号CKに 接続され、ソースが容量C2を介してノードVDS� ��接続される。

(第4の実施形態)
 図6(A)は、本発明の第4の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。図6(A)は、図5(A)に対して、トラ ンジスタ601及び容量C2を追加したものである� ��pチャネルトランジスタ601は、ソースがイン バータ103の出力端子に接続され、ゲートがク ロック信号CKに接続され、ドレインが容量C2� �介してノードVDSに接続される。インバータ10 3の入力端子及び出力端子のソフトエラーを� �止することができる。

 図6(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図6(B)は、図5(D)に対して、トランジ� ��タ602及び容量C1を追加したものである。nチ� ��ネルトランジスタ602は、ドレインがインバ� ��タ103の入力端子に接続され、ゲートがクロ� ��ク信号XCKに接続され、ソースが容量C1を介� �てノードVDSに接続される。

 図6(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図6(C)は、図6(A)に対して、トランジ� ��タ601の代わりにトランジスタ603を設けたも� ��である。nチャネルトランジスタ603は、ドレ インがインバータ103の出力端子に接続され、 ゲートがクロック信号XCKに接続され、ソース が容量C2を介してノードVDSに接続される。

 図6(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図6(D)は、図6(B)に対して、トランジ� ��タ602の代わりにトランジスタ604を設けたも� ��である。pチャネルトランジスタ604は、ソー スがインバータ103の入力端子に接続され、ゲ ートがクロック信号CKに接続され、ソースが� ��量C1を介してノードVDSに接続される。

(第5の実施形態)
 図7(A)は、本発明の第5の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。以下、図7(A)が図5(B)と異なる点 を説明する。トランジスタ701及び702は、それ ぞれ図5(B)のトランジスタ501及び502に対応す� �。容量Cは、nチャネルトランジスタ701のソー ス及びpチャネルトランジスタ702のドレイン� �に接続される。容量Cは、図5(B)の容量C1及びC 2を共用する容量であるので、面積を小さく� �ることができる。

 図7(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図7(B)が図5(C)と異なる点を説� ��する。トランジスタ701及び702は、それぞれ� ��5(C)のトランジスタ501及び502に対応する。容 量Cは、nチャネルトランジスタ701のソース及� ��pチャネルトランジスタ702のドレイン間に接 続される。

 図7(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図7(C)が図5(E)と異なる点を説� ��する。トランジスタ701及び703は、それぞれ� ��5(E)のトランジスタ501及び503に対応する。容 量Cは、nチャネルトランジスタ701及び703のソ� ��ス間に接続される。

 図7(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図7(D)が図5(F)と異なる点を説� ��する。トランジスタ702及び704は、それぞれ� ��5(F)のトランジスタ502及び504に対応する。容 量Cは、pチャネルトランジスタ702及び704のド� ��イン間に接続される。

(第6の実施形態)
 図8(A)は、本発明の第6の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。図8(A)は、図7(A)に対して、トラ ンジスタ702の代わりに、トランジスタ801及び 802を設けたものである。nチャネルトランジ� �タ801は、ドレインがインバータ103の出力端� �に接続され、ゲートがクロック信号XCKに接� �され、ソースが容量Cに接続される。pチャネ ルトランジスタ802は、ソースがインバータ103 の出力端子に接続され、ゲートがクロック信 号CKに接続され、ドレインが容量Cに接続され る。容量Cを共用することにより、面積を小� �くすることができる。

 図8(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図8(B)は、図7(B)に対して、トランジ� ��タ702の代わりに、トランジスタ801及び802を� ��けたものである。nチャネルトランジスタ801 は、ドレインがインバータ103の入力端子に接 続され、ゲートがクロック信号XCKに接続され 、ソースが容量Cに接続される。pチャネルト� ��ンジスタ802は、ソースがインバータ103の入� ��端子に接続され、ゲートがクロック信号CK� �接続され、ドレインが容量Cに接続される。

 図8(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図8(C)は、図7(B)に対して、トランジ� ��タ701の代わりに、トランジスタ801及び802を� ��けたものである。nチャネルトランジスタ801 は、ドレインがインバータ103の出力端子に接 続され、ゲートがクロック信号XCKに接続され 、ソースが容量Cに接続される。pチャネルト� ��ンジスタ802は、ソースがインバータ103の出� ��端子に接続され、ゲートがクロック信号CK� �接続され、ドレインが容量Cに接続される。

 図8(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図8(D)は、図7(A)に対して、トランジ� ��タ701の代わりに、トランジスタ801及び802を� ��けたものである。nチャネルトランジスタ801 は、ドレインがインバータ103の入力端子に接 続され、ゲートがクロック信号XCKに接続され 、ソースが容量Cに接続される。pチャネルト� ��ンジスタ802は、ソースがインバータ103の入� ��端子に接続され、ゲートがクロック信号CK� �接続され、ドレインが容量Cに接続される。

 図8(E)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。図8(E)は、図8(B)に対して、トランジ� ��タ701の代わりに、トランジスタ803及び804を� ��けたものである。nチャネルトランジスタ803 は、ドレインがインバータ103の出力端子に接 続され、ゲートがクロック信号XCKに接続され 、ソースが容量Cに接続される。pチャネルト� ��ンジスタ804は、ソースがインバータ103の出� ��端子に接続され、ゲートがクロック信号CK� �接続され、ドレインが容量Cに接続される。

(第7の実施形態)
 図9(A)は、本発明の第7の実施形態によるラ� �チ回路を有する半導体装置の構成例を示す� �路図である。図9(A)は、図4(A)に対して、トラ ンジスタ401及び容量Cの代わりに、トランジ� �タ901及び902を設けたものである。nチャネル� ��ランジスタ901は、ドレインがインバータ103� ��入力端子に接続され、ゲートがクロック信� ��XCKに接続され、ソースがpチャネルトランジ スタ902のゲートに接続される。pチャネルト� �ンジスタ902は、ソースがインバータ103の入� �端子に接続され、ゲート及びドレインが相� �に接続される。トランジスタ901及び902が図1( A)のスイッチSW2に対応し、トランジスタ902の� ��ート容量が図1(A)の容量Cに対応する。これ� �より、回路面積を小さくすることができる� �

 図9(B)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図9(B)が図9(A)と異なる点を説� ��する。nチャネルトランジスタ901は、ゲート 及びソースが相互に接続される。pチャネル� �ランジスタ902は、ゲートがクロック信号CKに 接続され、ドレインがnチャネルトランジス� �901のゲートに接続される。

 図9(C)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図9(C)が図9(A)と異なる点を説� ��する。nチャネルトランジスタ901のドレイン 及びpチャネルトランジスタ902のソースは、� �ンバータ103の出力端子に接続される。

 図9(D)は、本実施形態によるラッチ回路を 有する半導体装置の他の構成例を示す回路図 である。以下、図9(D)が図9(B)と異なる点を説� ��する。nチャネルトランジスタ901のドレイン 及びpチャネルトランジスタ902のソースは、� �ンバータ103の出力端子に接続される。

(第8の実施形態)
 図10(A)は、本発明の第8の実施形態によるラ� ��チ回路を有する半導体装置の構成例を示す� ��路図である。図10(A)は、図9(A)に対して、ト� ��ンジスタ1001及び1002を追加したものである� �nチャネルトランジスタ1001は、ドレインがイ ンバータ103の出力端子に接続され、ゲートが クロック信号XCKに接続され、ソースがpチャ� �ルトランジスタ1002のゲートに接続される。p チャネルトランジスタ1002は、ソースがイン� �ータ103の出力端子に接続され、ゲート及び� �レインが相互に接続される。インバータ103� �入力端子及び出力端子のソフトエラーを防� �することができる。

 図10(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図10(B)は、図9(B)に対して、トラン� �スタ1001及び1002を追加したものである。nチ� �ネルトランジスタ1001は、ドレインがインバ� ��タ103の出力端子に接続され、ゲート及びソ� ��スが相互に接続される。pチャネルトランジ スタ1002は、ソースがインバータ103の出力端� �に接続され、ゲートがクロック信号CKに接続 され、ドレインがnチャネルトランジスタ1001� ��ゲートに接続される。

 図10(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図10(C)が図10(B)と異なる点を� ��明する。nチャネルトランジスタ1001は、ゲ� �トがクロック信号XCKに接続され、ソースがp� ��ャネルトランジスタ1002のゲートに接続され る。pチャネルトランジスタ1002は、ゲート及� ��ドレインが相互に接続される。

 図10(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図10(D)が図10(A)と異なる点を� ��明する。nチャネルトランジスタ1001は、ゲ� �ト及びソースが相互に接続される。pチャネ� ��トランジスタ1002は、ゲートがクロック信号 CKに接続され、ドレインがnチャネルトランジ スタ1001のゲートに接続される。

(第9の実施形態)
 図11(A)は、本発明の第9の実施形態によるラ� ��チ回路を有する半導体装置の構成例を示す� ��路図である。以下、図11(A)が図10(A)と異なる 点を説明する。pチャネルトランジスタ902の� �ートは、nチャネルトランジスタ1001のソース 及びpチャネルトランジスタ1002のドレインに� ��続される。pチャネルトランジスタ1002のゲ� �トは、nチャネルトランジスタ901のソース及� ��pチャネルトランジスタ902のドレインに接続 される。インバータ103の入力端子は、トラン ジスタ901及び902からなるスイッチを介してト ランジスタ1002のゲート容量に接続される。� �た、インバータ103の出力端子は、トランジ� �タ1001及び1002からなるスイッチを介してトラ ンジスタ902のゲート容量に接続される。

 図11(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図11(B)が図10(B)と異なる点を� ��明する。nチャネルトランジスタ901のゲート は、nチャネルトランジスタ1001のソース及びp チャネルトランジスタ1002のドレインに接続� �れる。nチャネルトランジスタ1001のゲートは 、nチャネルトランジスタ901のソース及びpチ� ��ネルトランジスタ902のドレインに接続され� ��。

 図11(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図11(C)が図10(C)と異なる点を� ��明する。nチャネルトランジスタ901のゲート は、nチャネルトランジスタ1001のソース及びp チャネルトランジスタ1002のドレインに接続� �れる。pチャネルトランジスタ1002のゲートは 、nチャネルトランジスタ901のソース及びpチ� ��ネルトランジスタ902のドレインに接続され� ��。

 図11(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図11(D)が図10(D)と異なる点を� ��明する。pチャネルトランジスタ902のゲート は、nチャネルトランジスタ1001のソース及びp チャネルトランジスタ1002のドレインに接続� �れる。nチャネルトランジスタ1001のゲートは 、nチャネルトランジスタ901のソース及びpチ� ��ネルトランジスタ902のドレインに接続され� ��。

(第10の実施形態)
 図12(A)は、本発明の第10の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図12(A)は、図9(A)に対して、容 量C1を追加したものである。容量C1は、pチャ� ��ルトランジスタ902のゲート及びノードVDS間� ��接続される。トランジスタ902のゲート容量� ��対して容量C1を追加することにより、より� �果的にソフトエラーを防止することができ� �。

 図12(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図12(B)は、図9(B)に対して、容量C1を 追加したものである。容量C1は、nチャネルト ランジスタ901のゲート及びノードVDS間に接続 される。

 図12(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図12(C)は、図9(C)に対して、容量C2を 追加したものである。容量C2は、pチャネルト ランジスタ902のゲート及びノードVDS間に接続 される。

 図12(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図12(D)は、図9(D)に対して、容量C2を 追加したものである。容量C2は、nチャネルト ランジスタ901のゲート及びノードVDS間に接続 される。

(第11の実施形態)
 図13(A)は、本発明の第11の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図13(A)は、図10(A)に対して、� �量C2を追加したものである。容量C2は、pチャ ネルトランジスタ1002のゲート及びノードVDS� �に接続される。トランジスタ1002のゲート容� ��に容量C2を付加することにより、より効果� �にソフトエラーを防止することができる。

 図13(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(B)は、図10(B)に対して、容量C2� �追加したものである。容量C2は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

 図13(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(C)は、図10(C)に対して、容量C2� �追加したものである。容量C2は、pチャネル� �ランジスタ1002のゲート及びノードVDS間に接� ��される。

 図13(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(D)は、図10(D)に対して、容量C2� �追加したものである。容量C2は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

 図13(E)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(E)は、図10(A)に対して、容量C1� �追加したものである。容量C1は、pチャネル� �ランジスタ902のゲート及びノードVDS間に接� �される。

 図13(F)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(F)は、図10(B)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ901のゲート及びノードVDS間に接� �される。

 図13(G)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(G)は、図10(C)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ901のゲート及びノードVDS間に接� �される。

 図13(H)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図13(H)は、図10(D)に対して、容量C1� �追加したものである。容量C1は、pチャネル� �ランジスタ902のゲート及びノードVDS間に接� �される。

(第12の実施形態)
 図14(A)は、本発明の第12の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図14(A)は、図13(A)に対して、� �量C1を追加したものである。容量C1は、pチャ ネルトランジスタ902のゲート及びノードVDS間 に接続される。トランジスタ902のゲート容量 に容量C1を付加することにより、より効果的� ��ソフトエラーを防止することができる。

 図14(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図14(B)は、図13(B)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ901のゲート及びノードVDS間に接� �される。

 図14(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図14(C)は、図13(C)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ901のゲート及びノードVDS間に接� �される。

 図14(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図14(D)は、図13(D)に対して、容量C1� �追加したものである。容量C1は、pチャネル� �ランジスタ902のゲート及びノードVDS間に接� �される。

(第13の実施形態)
 図15(A)は、本発明の第13の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図15(A)は、図11(A)に対して、� �量C2を追加したものである。容量C2は、pチャ ネルトランジスタ1002のゲート及びノードVDS� �に接続される。トランジスタ1002のゲート容� ��に容量C2を付加することにより、より効果� �にソフトエラーを防止することができる。

 図15(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図15(B)は、図11(B)に対して、容量C2� �追加したものである。容量C2は、nチャネル� �ランジスタ901のゲート及びノードVDS間に接� �される。

 図15(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図15(C)は、図11(C)に対して、容量C2� �追加したものである。容量C2は、pチャネル� �ランジスタ1002のゲート及びノードVDS間に接� ��される。

 図15(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図15(D)は、図11(D)に対して、容量C2� �追加したものである。容量C2は、pチャネル� �ランジスタ902のゲート及びノードVDS間に接� �される。

(第14の実施形態)
 図16(A)は、本発明の第14の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図16(A)は、図15(A)に対して、� �量C1を追加したものである。容量C1は、pチャ ネルトランジスタ902のゲート及びノードVDS間 に接続される。トランジスタ902のゲート容量 に容量C1を付加することにより、より効果的� ��ソフトエラーを防止することができる。

 図16(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図16(B)は、図15(B)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

 図16(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図16(C)は、図15(C)に対して、容量C1� �追加したものである。容量C1は、pチャネル� �ランジスタ1002のゲート及びノードVDS間に接� ��される。

 図16(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図16(D)は、図15(D)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

(第15の実施形態)
 図17(A)は、本発明の第15の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図17(A)は、図11(A)に対して、� �量C1を追加したものである。容量C1は、pチャ ネルトランジスタ902のゲート及びノードVDS間 に接続される。トランジスタ902のゲート容量 に容量C1を付加することにより、より効果的� ��ソフトエラーを防止することができる。

 図17(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図17(B)は、図11(B)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

 図17(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図17(C)は、図11(C)に対して、容量C1� �追加したものである。容量C1は、pチャネル� �ランジスタ1002のゲート及びノードVDS間に接� ��される。

 図17(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図17(D)は、図11(D)に対して、容量C1� �追加したものである。容量C1は、nチャネル� �ランジスタ1001のゲート及びノードVDS間に接� ��される。

(第16の実施形態)
 図18(A)は、本発明の第16の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図18(A)が図8(E)と異なる 点を説明する。トランジスタ801のゲート及び ソースは相互に接続される。容量Cにトラン� �スタ801のゲート容量を付加することにより� �より効果的にソフトエラーを防止すること� �できる。

 図18(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図18(B)が図8(E)と異なる点を� �明する。トランジスタ804のゲート及びドレ� �ンは相互に接続される。

 図18(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図18(C)が図8(E)と異なる点を� �明する。トランジスタ802のゲート及びドレ� �ンは相互に接続される。

 図18(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図18(D)が図8(E)と異なる点を� �明する。トランジスタ803のゲート及びソー� �は相互に接続される。

 図18(E)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図18(E)が図8(B)と異なる点を� �明する。トランジスタ801のゲート及びソー� �は相互に接続される。

 図18(F)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図18(F)が図8(A)と異なる点を� �明する。トランジスタ802のゲート及びドレ� �ンは相互に接続される。

(第17の実施形態)
 図19(A)は、本発明の第17の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図19(A)が図8(B)と異なる 点を説明する。トランジスタ802のゲート及び ドレインは相互に接続される。容量Cにトラ� �ジスタ802のゲート容量を付加することによ� �、より効果的にソフトエラーを防止するこ� �ができる。

 図19(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図19(B)が図8(A)と異なる点を� �明する。トランジスタ801のゲート及びソー� �は相互に接続される。

 図19(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図19(C)が図8(D)と異なる点を� �明する。トランジスタ801のゲート及びソー� �は相互に接続される。

 図19(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図19(D)が図8(C)と異なる点を� �明する。トランジスタ802のゲート及びドレ� �ンは相互に接続される。

 図19(E)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図19(E)が図8(D)と異なる点を� �明する。トランジスタ802のゲート及びドレ� �ンは相互に接続される。

 図19(F)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図19(F)が図8(C)と異なる点を� �明する。トランジスタ801のゲート及びソー� �は相互に接続される。

(第18の実施形態)
 図20(A)は、本発明の第18の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図20(A)が図8(E)と異なる 点を説明する。トランジスタ801のゲートは、 トランジスタ803のソースに接続される。容量 Cにトランジスタ801のゲート容量を付加する� �とにより、より効果的にソフトエラーを防� �することができる。

 図20(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図20(B)が図8(E)と異なる点を� �明する。トランジスタ804のゲートは、トラ� �ジスタ802のドレインに接続される。

 図20(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図20(C)が図8(E)と異なる点を� �明する。トランジスタ802のゲートは、トラ� �ジスタ804のドレインに接続される。

 図20(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図20(D)が図8(E)と異なる点を� �明する。トランジスタ803のゲートは、トラ� �ジスタ801のソースに接続される。

 図20(E)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図20(E)が図8(B)と異なる点を� �明する。トランジスタ801のゲートは、トラ� �ジスタ701のソースに接続される。

 図20(F)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図20(F)が図8(A)と異なる点を� �明する。トランジスタ802のゲートは、トラ� �ジスタ701のソースに接続される。

(第19の実施形態)
 図21(A)は、本発明の第19の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図21(A)が図8(B)と異なる 点を説明する。トランジスタ802のゲートは、 トランジスタ701のソースに接続される。容量 Cにトランジスタ802のゲート容量を付加する� �とにより、より効果的にソフトエラーを防� �することができる。

 図21(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図21(B)が図8(A)と異なる点を� �明する。トランジスタ801のゲートは、トラ� �ジスタ701のソースに接続される。

 図21(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図21(C)が図8(D)と異なる点を� �明する。トランジスタ801のゲートは、トラ� �ジスタ702のドレインに接続される。

 図21(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図21(D)が図8(C)と異なる点を� �明する。トランジスタ802のゲートは、トラ� �ジスタ702のドレインに接続される。

 図21(E)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図21(E)が図8(D)と異なる点を� �明する。トランジスタ802のゲートは、トラ� �ジスタ702のドレインに接続される。

 図21(F)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図21(F)が図8(C)と異なる点を� �明する。トランジスタ801のゲートは、トラ� �ジスタ702のドレインに接続される。

(第20の実施形態)
 図22(A)は、本発明の第20の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図22(A)は、図8(E)に対して、ト ランジスタ2201を追加したものである。nチャ� ��ルトランジスタ2201は、ドレイン及びソース が容量Cの両端に接続され、ゲートがクロッ� �信号CKに接続される。トランジスタ2201がな� �場合、スイッチSW1がオンになるデータ書き� �み期間Twでは、容量Cが記憶するデータの影� �でデータ入力端子のデータをインバータ103� �入力端子(データ保持ノードA)に書き込めな� �場合がある。トランジスタ2201は、スイッチS W1とオン/オフ動作が同じである。データ書き 込み期間Twでは、スイッチSW1及びトランジス� ��2201がオンになる。その結果、容量Cの電位� �中間電位にさせることができる。これによ� �、データ書き込み期間Twにおいて、容量Cの� �荷が、インバータ103の入力端子(データ保持� ��ードA)及び出力端子(データ保持ノードB)の� �位を反転させるのを防止し、安定的に書き� �みを行うことができる。

 図22(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図22(B)は、図8(E)に対して、トラン� �スタ2202を追加したものである。pチャネルト ランジスタ2202は、ドレイン及びソースが容� �Cの両端に接続され、ゲートがクロック信号X CKに接続される。これにより、安定的に書き� ��みを行うことができる。

 図22(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図22(C)は、図22(A)に対して、トラン� ��スタ2202を追加したものである。pチャネル� �ランジスタ2202は、ドレイン及びソースが容� ��Cの両端に接続され、ゲートがクロック信号 XCKに接続される。これにより、安定的に書き 込みを行うことができる。

(第21の実施形態)
 図23(A)は、本発明の第21の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図23(A)は、図5(E)に対して、ト ランジスタ2301を追加したものである。nチャ� ��ルトランジスタ2301は、ドレイン及びソース がトランジスタ501及び503のソースに接続され 、ゲートがクロック信号CKに接続される。第2 0の実施形態と同様に、トランジスタ2301を設� ��ることにより、容量C1及びC2を中間電位にす ることができ、安定的に書き込みを行うこと ができる。

 図23(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図23(B)は、図6(B)に対して、トラン� �スタ2301を追加したものである。nチャネルト ランジスタ2301は、ドレイン及びソースがト� �ンジスタ602及び501のソースに接続され、ゲ� �トがクロック信号CKに接続される。トランジ スタ2301を設けることにより、容量C1及びC2を� ��間電位にすることができ、安定的に書き込� ��を行うことができる。

 図23(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図23(C)は、図23(A)に対して、トラン� ��スタ2302を追加したものである。pチャネル� �ランジスタ2302は、ドレイン及びソースがト� ��ンジスタ501及び503のソースに接続され、ゲ� ��トがクロック信号XCKに接続される。

 図23(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図23(D)は、図23(B)に対して、トラン� ��スタ2302を追加したものである。pチャネル� �ランジスタ2302は、ドレイン及びソースがト� ��ンジスタ602及び501のソースに接続され、ゲ� ��トがクロック信号XCKに接続される。

(第22の実施形態)
 図24(A)は、本発明の第22の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図24(A)は、図7(C)に対して、ト ランジスタ2401を追加したものである。pチャ� ��ルトランジスタ2401は、ドレイン及びソース が容量Cの両端に接続され、ゲートがクロッ� �信号XCKに接続される。第20の実施形態と同様 に、トランジスタ2401を設けることにより、� �量Cを中間電位にすることができ、安定的に� ��き込みを行うことができる。

 図24(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図24(B)は、図7(C)に対して、トラン� �スタ2402を追加したものである。nチャネルト ランジスタ2402は、ドレイン及びソースが容� �Cの両端に接続され、ゲートがクロック信号C Kに接続される。トランジスタ2402を設けるこ� ��により、容量Cを中間電位にすることができ 、安定的に書き込みを行うことができる。

 図24(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図24(C)は、図8(A)に対して、トラン� �スタ2402を追加したものである。nチャネルト ランジスタ2402は、ドレイン及びソースが容� �Cの両端に接続され、ゲートがクロック信号C Kに接続される。トランジスタ2402を設けるこ� ��により、容量Cを中間電位にすることができ 、安定的に書き込みを行うことができる。

 図24(D)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図24(D)は、図24(A)に対して、トラン� ��スタ2402を追加したものである。nチャネル� �ランジスタ2402は、ドレイン及びソースが容� ��Cの両端に接続され、ゲートがクロック信号 CKに接続される。

(第23の実施形態)
 図25(A)は、本発明の第23の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図1(A)と同様に、スイッチSW1� �、データ入力端子及びデータ保持ノードA間� ��接続される。トランジスタ2501及び2502は、� �1(B)のインバータ103に対応する。トランジス� ��2503~2506は、図1(B)のクロックゲート114に対応 する。容量C1は、図1(A)の容量Cに対応する。

 pチャネルトランジスタ2501は、ソースが� �源電圧に接続され、ゲートがデータ保持ノ� �ドAに接続され、ドレインがデータ保持ノー� ��Bに接続される。nチャネルトランジスタ2502� ��、ドレインがデータ保持ノードBに接続され 、ゲートがデータ保持ノードAに接続され、� �ースが基準電位(グランド電位)に接続される 。

 pチャネルトランジスタ2503は、ソースが� �源電圧に接続され、ゲートがデータ保持ノ� �ドBに接続され、ドレインがpチャネルトラン ジスタ2504のソースに接続される。pチャネル� ��ランジスタ2504は、ゲートがクロック信号CK� ��接続され、ドレインがデータ保持ノードAに 接続される。nチャネルトランジスタ2505は、� ��レインがデータ保持ノードAに接続され、ゲ ートがクロック信号XCKに接続され、ソースが nチャネルトランジスタ2506のドレインに接続� ��れる。nチャネルトランジスタ2506は、ゲー� �がデータ保持ノードBに接続され、ソースが� ��準電位に接続される。

 容量C1は、pチャネルトランジスタ2503のド レイン及びノードVDS間に接続される。

 データ保持期間Thでは、スイッチSW1がオ� �し、トランジスタ2504及び2505がオンする。す ると、トランジスタ2503及び2506は、図1(A)のイ ンバータ104と同じ構成を有し、容量C1は、ト� ��ンジスタ2503及び2506のインバータの出力端� �に接続される。これにより、図1(A)と同じ動� ��を行う。

 これに対し、データ書き込み期間Twでは� �スイッチSW1がオンし、トランジスタ2504及び2 505がオフする。すると、トランジスタ2503及� �2506のインバータの出力端子は、データ保持� ��ードA及び容量C1に対して切断される。これ� ��より、図1(A)と同様に、データ書き込み速度 の遅れを防止することができる。

 図25(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図25(B)は、図25(A)に対して、容量C2� �追加したものである。容量C2は、nチャネル� �ランジスタ2505のソース及びノードVDS間に接� ��される。データ保持期間Thでは、容量C1及び C2がトランジスタ2503及び2506のインバータの� �力端子に接続されるので、より効果的にソ� �トエラーを防止することができる。

 図25(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図25(C)は、図25(A)に対して、容量C1� �代わりに容量C2を設けたものである。容量C2� ��、nチャネルトランジスタ2505のソース及び� �ードVDS間に接続される。

(第24の実施形態)
 図26(A)は、本発明の第24の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図26(A)は、図25(A)に対して、� �ランジスタ2601を追加したものである。nチャ ネルトランジスタ2601は、ドレインが容量C1に 接続され、ゲートがクロック信号XCKに接続さ れ、ソースがデータ保持ノードBに接続され� �。

 図26(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図26(B)は、図25(B)に対して、トラン� ��スタ2601を追加したものである。nチャネル� �ランジスタ2601は、ドレインが容量C2に接続� �れ、ゲートがクロック信号XCKに接続され、� �ースがデータ保持ノードBに接続される。

 図26(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図26(C)は、図25(C)に対して、トラン� ��スタ2601を追加したものである。nチャネル� �ランジスタ2601は、ドレインが容量C2に接続� �れ、ゲートがクロック信号XCKに接続され、� �ースがデータ保持ノードBに接続される。

(第25の実施形態)
 図27(A)は、本発明の第25の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図27(A)は、図25(A)に対して、� �ランジスタ2602を追加したものである。pチャ ネルトランジスタ2602は、ソースが容量C1に接 続され、ゲートがクロック信号CKに接続され� ��ドレインがデータ保持ノードBに接続される 。

 図27(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図27(B)は、図25(B)に対して、トラン� ��スタ2602を追加したものである。pチャネル� �ランジスタ2602は、ソースが容量C2に接続さ� �、ゲートがクロック信号CKに接続され、ドレ インがデータ保持ノードBに接続される。

 図27(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図27(C)は、図25(C)に対して、トラン� ��スタ2602を追加したものである。pチャネル� �ランジスタ2602は、ソースが容量C2に接続さ� �、ゲートがクロック信号CKに接続され、ドレ インがデータ保持ノードBに接続される。

(第26の実施形態)
 図28(A)は、本発明の第26の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。図28(A)は、図26(A)に対して、� �ランジスタ2602を追加したものである。pチャ ネルトランジスタ2602は、ソースが容量C1に接 続され、ゲートがクロック信号CKに接続され� ��ドレインがデータ保持ノードBに接続される 。

 図28(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図28(B)は、図26(B)に対して、トラン� ��スタ2602を追加したものである。pチャネル� �ランジスタ2602は、ソースが容量C2に接続さ� �、ゲートがクロック信号CKに接続され、ドレ インがデータ保持ノードBに接続される。

 図28(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。図28(C)は、図26(C)に対して、トラン� ��スタ2602を追加したものである。pチャネル� �ランジスタ2602は、ソースが容量C2に接続さ� �、ゲートがクロック信号CKに接続され、ドレ インがデータ保持ノードBに接続される。

(第27の実施形態)
 図29(A)は、本発明の第27の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図29(A)が図28(B)と異な� �点を説明する。容量C1は、容量C2と共にトラ� ��ジスタ2601及び2602に接続される。

 図29(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図29(B)が図27(B)と異なる点を� ��明する。容量C1は、容量C2と共にトランジス タ2602に接続される。

 図29(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図29(C)が図26(B)と異なる点を� ��明する。容量C1は、容量C2と共にトランジス タ2601に接続される。

(第28の実施形態)
 図30(A)は、本発明の第28の実施形態によるラ ッチ回路を有する半導体装置の構成例を示す 回路図である。以下、図30(A)が図29(B)と異な� �点を説明する。容量C2は、トランジスタ2505� �ソース及びノードVDS間に接続される。

 図30(B)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図30(B)が図29(A)と異なる点を� ��明する。容量C2は、トランジスタ2505のソー� ��及びノードVDS間に接続される。

 図30(C)は、本実施形態によるラッチ回路� �有する半導体装置の他の構成例を示す回路� �である。以下、図30(C)が図29(C)と異なる点を� ��明する。容量C2は、トランジスタ2505のソー� ��及びノードVDS間に接続される。

(第29の実施形態)
 図31は、本発明の第29の実施形態によるラッ チ回路を有する半導体装置の構成例を示す回 路図である。以下、図31が図29(B)と異なる点� �説明する。スイッチSW3は、nチャネルトラン� ��スタ3101及びpチャネルトランジスタ3102で構� ��され、インバータ103の出力端子及びインバ� ��タ3103の入力端子間に接続される。インバー タ3104は、入力端子がインバータ3103の出力端� ��に接続され、出力端子がインバータ3103の入 力端子に接続される。スイッチSW4は、pチャ� �ルトランジスタ3111及びnチャネルトランジス タ3112で構成され、インバータ3103の出力端子� ��び容量C間に接続される。容量Cは、スイッ� �SW2及びSW4間に接続される。

 本実施形態は、2個のラッチ回路を使用す る半導体装置を示す。インバータ103及び104は 、マスターラッチ回路を構成する。インバー タ3103及び3104は、スレーブラッチ回路を構成� ��る。マスターラッチ回路及びスレーブラッ� ��回路は、ループ回路を構成し、そのループ� ��路内で容量Cを共用する。容量Cを設けるこ� �により、上記と同様に、ソフトエラーを防� �することができる。

 以上のように、第1~第22の実施形態では、 ラッチ回路のデータ保持ノードA又はBの1つ以 上に容量を接続し、接続したノードと接続さ れた容量との間に、トランジスタ、トランス ミッションゲート等のスイッチングが可能な 素子を接続する。ただし、この容量と、もと もとのラッチ回路のデータ保持ノードA又はB� ��容量との和が、α線等の放射線入射により� �生、収集される電荷量より大きくなるよう� �、十分な容量である必要がある。

 ラッチ回路における動作クロック信号CK,X CK等により、半導体装置がデータ書き込み期� ��Twではそのスイッチをオンにし、データ保� �ノードA又はBと容量を電気的に切り離す。半 導体装置がデータ保持期間Thではそのスイッ� ��をオフにし、データ保持ノードA又はBと容� �を接続する。

 ラッチ回路において、データ書き込み期� ��Twでは、データ保持ノードA又はBと容量の間 に接続されたスイッチ(トランスミッション� �ート等)がオンになることにより、データ保� ��ノードA又はBと容量は、電気的に接続され� �い。これより、データ書き込み期間Twの、ラ ッチ回路のデータ保持ノードA又はBの電気容� ��は、一般的なラッチ回路の容量と変わらな� ��。つまり書き込み動作において、上記実施� ��態による性能(セットアップ時間)の低下は� �とんどない。

 データ保持期間Thにデータ保持ノードA又� ��Bと容量の間に接続されたスイッチ(トラン� �ミッションゲート等)がオンになることによ� ��、データ保持ノードA又はBと容量は、電気� �に接続され、ラッチ回路のデータ保持ノー� �A又はBの電気容量は大きくなる。これにより 、通常よりデータ保持ノードA又はBの電気容� ��が大きくなるため、α線等の放射線により� �データ保持ノードA又はBに電荷が発生しても 、電圧が変化しにくくなる。つまり保持デー タの反転が抑えられ、ソフトエラー防止効果 がある。

 第1~第22の実施形態の半導体装置は、複数 のデータ保持ノードA,Bを有するラッチ回路103 ,104と、前記複数のデータ保持ノードに含ま� �る第1のデータ保持ノードに接続された第1の 容量素子C等と、前記第1のデータ保持ノード� ��前記第1の容量素子との間に設けられた第1� �スイッチ素子SW2等とを有することを特徴と� �る。

 さらに、前記ラッチ回路のデータ入力線� ��設けられた第2のスイッチ素子SW1と、前記第 1のスイッチ素子SW2及び前記第2のスイッチ素� ��SW1を制御するクロック生成回路(図1(E))とを� ��する。

 図2(A)、(B)、図3(A)、(B)に示すように、前� �クロック生成回路は、前記第2のスイッチ素� ��SW1がオンしている期間の少なくとも一部に� ��いて前記第1のスイッチ素子SW2をオフにする 。

 前記ラッチ回路は、複数のインバータ103� ��び104を含むループ回路を有する。

 図20(A)~(F)に示すように、前記第1のスイッ チ素子SW2は、MOS電界効果トランジスタで構成 され、前記第1の容量素子Cの蓄積電極のうち� ��前記第1のデータ保持ノードに接続されない 蓄積電極は、前記MOS電界効果トランジスタの ゲート電極に接続される。

 図7(A)~(D)に示すように、前記第1の容量素� ��Cの蓄積電極のうちの前記第1のデータ保持� �ードに接続されない蓄積電極は、前記複数� �データ保持ノードのうちの前記第1のデータ� ��持ノードとは異なる第2のデータ保持ノード に、第3のスイッチ素子を介して接続される� �

 図2(A)及び(B)に示すように、前記第1のス� �ッチ素子SW2は、前記第2のスイッチ素子SW1が� ��ンしているときにオフし、前記第2のスイッ チ素子SW1がオフしているときにオンする。

 図6(A)~(D)に示すように、さらに、前記複� �のデータ保持ノードのうちの前記第1のデー� ��保持ノードとは異なる第2のデータ保持ノー ドに接続された第2の容量素子と、前記第2の� ��ータ保持ノードと前記第2の容量素子との間 に設けられた第2のスイッチ素子とを有する� �

 図25(A)及び(C)等に示すように、第23~第29の 実施形態の半導体装置は、第1のインバータ25 01,2502と、電源電圧ノード及び前記第1のイン� ��ータ2501,2502の入力端子間に直列に接続され� ��第1及び第2のpチャネルMOS電界効果トランジ� ��タ2503,2504と、前記第1のインバータ2501,2502の 入力端子及び基準電位ノード間に直列に接続 される第1及び第2のnチャネルMOS電界効果トラ ンジスタ2505,2506と、前記第1及び第2のpチャネ ルMOS電界効果トランジスタ2503,2504の相互接続 ノード、又は前記第1及び第2のnチャネルMOS電 界効果トランジスタ2505,2506の相互接続ノード に接続される第1の容量素子C1又はC2とを有し� ��前記第1のpチャネルMOS電界効果トランジス� �2503及び前記第2のnチャネルMOS電界効果トラ� �ジスタ2506のゲートは、前記第1のインバータ 2501,2502の出力端子に接続され、前記第2のpチ� ��ネルMOS電界効果トランジスタ2504及び前記第 1のnチャネルMOS電界効果トランジスタ2505のゲ ートは、相互に反転したクロック信号CK及びX CKのノードに接続される。

 図25(B)等に示すように、前記第1の容量素� ��C1は、前記第1及び第2のpチャネルMOS電界効� �トランジスタ2503,2504の相互接続ノードに接� �され、さらに、前記第1及び第2のnチャネルMO S電界効果トランジスタ2505,2506の相互接続ノ� �ドに接続される第2の容量素子C2を有する。

 なお、上記実施形態は、何れも本発明を� ��施するにあたっての具体化の例を示したも� ��に過ぎず、これらによって本発明の技術的� ��囲が限定的に解釈されてはならないもので� ��る。すなわち、本発明はその技術思想、又� ��その主要な特徴から逸脱することなく、様� ��な形で実施することができる。