技术领域 本发明属于大规模集成电路制造技术领域，具 体涉及一种半导体鳍条的制 作方法以及采用其的 Fin FET器件的制作方法。 背景技术

随着摩尔定律推进到 22nm工艺节点， 传统的平面场效应晶体管已经不能 满足低功耗和高性能的要求。为了克服短沟道 效应和提高单位面积的驱动电流 密度， 三维立体结构的鱼鳍型场效应晶体管 （Fin Field-Effect Transistor; Fin FET )开始引入大规模集成电路制造技术。这种结� �由于具有更多的栅控面积、 更窄的沟道耗尽区域， 而拥有非常突出的短沟道控制能力和 4艮高的驱动电流。

Fin FET是一种新兴的结构， 该结构包括狭窄而独立的鳍条， 鳍条两侧有 栅极， 益处在于可以从两侧控制沟道的栅， 它使得器件更小、 性能更高、 功耗 更低。 Fin FET中的鳍条包括源极区域和漏极区域， 鳍条的有源区通过浅沟槽 隔离（ STI )被分割。 Fin FET还包括位于源极区域与漏极区域之间的栅极 区域。 栅极区域形成于鳍条的上表面与侧壁以包裹围 绕鳍条。在栅极下方延伸且介于 源极区域与漏极区域之间的鳍条的部分为沟道 区域。 现有技术中制作 Fin FET器件中的鳍条普遍采用光刻工艺。但是采用 光刻 工艺制作的鳍条侧面粗糙， 并且鳍条无法与衬底表面垂直。

发明内容

有鉴于此，本发明实施例提供了一种侧面光滑 且鳍条与衬底表面的结构垂 直的半导体鳍条的制作方法，以解决现有技术 中鳍条侧面粗糙且鳍条无法与衬 底表面垂直的问题。

第一方面， 本发明实施例提供了一种半导体鳍条的制作方 法包括： 提供衬底；

在所述衬底之上的预定区域选择性外延生长第 一掩膜层；

以所述第一掩膜层为掩膜在所述衬底之上选择 性外延生长第一外延层； 以所述第一外延层为掩膜采用各向异性刻蚀方 法去除所述第一掩膜层及 其底部的部分所述衬底， 以在所述第一外延层底部形成鳍条。

在第一方面第一种可能的实现方式中， 还包括：

刻蚀去除所述第一外延层。

在第一方面的第二种可能的实现方式中， 还包括：

采用高温氧化方法对所述鳍条的顶部进行圓滑 处理。

在第一方面的第三种可能的实现方式中， 还包括：

在所述鳍条的两侧形成侧墙；

在所述侧墙的外侧形成第二掩膜层；

在所述第二掩膜层的外侧选择性外延生长新鳍 条；

采用各向异性刻蚀去除所述鳍条、侧墙以及所 述第二掩膜层以暴露出所述 新鳍条。

在第一方面的第三种可能的实现方式中， 第四种可能的实现方式中，相邻 两个所述鳍条之间的间距相等。

在第一方面的第四种可能的实现方式中，所述 选择性外延生长的工艺条件 为： 生长气氛为氯的硅源气体、 生长温度为 750〜900°C。

结合第一方面或第一方面的第一种至第四种任 一种可能的实现方式,在第 五种可能的实现方式中， 还包括：

在所述衬底之上除鳍条之外的区域形成第一氧 化层；

将部分所述續条氧化成第二氧化层，其中所述 第二氧化层位于与所述衬底 相接， 且所述第二氧化层的高度与所述第一氧化层的 高度相同。

所述衬底为硅衬底、 DDS衬底或者 FD-SOI衬底中的一种。

第二方面， 本发明实施例提供一种 Fin FET器件的制作方法， 包括： 提供形成有鳍条的衬底，所述鳍条采用如权利 要求 1-6任一项所述的制作 方法制作；

在所述衬底之上除鳍条之外的区域形成第一氧 化层；

将部分所述續条氧化成第二氧化层，其中所述 第二氧化层位于与所述衬底 相接， 且所述第二氧化层的高度与所述第一氧化层的 高度相同；

采用高温氧化法对所述鳍条顶部拐角处进行圓 滑处理；

在所述鳍条两侧形成边墙；

形成于所述鳍条相交的栅条；

在所述栅条两侧形成侧壁；

以所述侧壁为掩膜进行离子注入， 在所述衬底内形成源 /漏区。

在第二方面的第一种可能的实现方式中， 所述形成与所述鳍条相交的栅 条， 包括：

在所述鳍条顶部、 所述边墙顶部及所述第一氧化层表面形成外延 层； 刻蚀去除多余的所述外延层， 以形成与所述鳍条相交的所述栅条； 或， 保护层， 直至在沿所述鳍条长度方向的中间位置形成沟 槽；

在所述沟槽内淀积形成所述栅条；

刻蚀去除所述保护层以暴露出所述鳍条。

第三方面， 本发明实施例提供一种 Fin FET器件的制作方法， 包括： 提供形成有鳍条的衬底，所述鳍条采用上述第 一方面或第一方面的第一种 至第五种任一种可能的实现方式制作；

在所述鳍条顶部及所述栅氧化层表面沉积伪栅 层；

刻蚀去除多余的所述伪栅层， 以形成于所述鳍条相交的伪栅条； 在所述伪栅条两侧形成侧壁；

以所述侧壁为掩膜进行离子注入， 在所述衬底内形成源 /漏区；

去除所述伪栅条；

在侧壁之间的栅氧化层上形成栅条。 第四方面， 本发明实施例提供一种 Fin FET器件的制作方法， 包括： 提供形成有鳍条的衬底，所述鳍条采用如权利 要求 1-6任一项所述的制作 方法制作；

在所述衬底之上除鳍条之外的区域形成第一氧 化层；

将部分所述鳍条氧化成第二氧化层，其中所述 第二氧化层位于与所述衬底 相接， 且所述第二氧化层的高度与所述第一氧化层的 高度相同；

在所述鳍条顶部及所述第一氧化层表面制作栅 电极层；

在所述栅电极层表面上的预定区域选择性外延 生长一保护层，该预定区域 下方的所述栅电极层与所述鳍条相交；

以所述保护层为掩膜，采用各向异性刻蚀去除 所述栅电极层以暴露出所述 鳍条；

采用各向异性刻蚀去除所述保护层；

在所述栅条两侧形成侧壁；

以所述侧壁为掩膜进行离子注入， 在所述衬底内形成源 /漏区。

第五方面， 本发明实施例提供一种 Fin FET器件的制作方法， 包括： 提供形成有鳍条的衬底，所述鳍条采用如权利 要求 1-6任一项所述的制作 方法制作；

在所述衬底之上除鳍条之外的区域形成第一氧 化层；

将部分所述續条氧化成第二氧化层，其中所述 第二氧化层位于与所述衬底 相接， 且所述第二氧化层的高度与所述第一氧化层的 高度相同；

在所述鳍条顶部及所述第一氧化层表面沉积保 护层；

采用各向异性刻蚀去除预定区域的所述保护层 ,所述预定区域为栅条所在 的区域；

在所述预定区域生长栅电极层；

去除所述鳍条顶部的保护层以暴露出所述鳍条 ；

在所述栅条两侧形成侧壁；

以所述侧壁为掩膜进行离子注入， 在所述衬底内形成源 /漏区。 通过上述方案， 采用选择性外延生长与各向异性刻蚀工艺相结 合的方式， 无需采用光刻技术， 能够保证半导体鳍条与栅氧化层的表面相互垂 直， 并且降 低了半导体鳍条表面的粗糙度、 形成侧面光滑的鳍条。

附图说明

为了更清楚地说明本发明实施例或现有技术中 的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单 地介绍，显而易见地， 下面描述 中的附图是本发明的一些实施例，对于本领域 普通技术人员来讲，在不付出创 造性劳动的前提下， 还可以根据这些附图获得其他的附图。

图 1是本发明实施例一的流程示意图；

图 2a ( 1 )〜图 2e ( 2 )本发明实施例一各个阶段的半导体鳍条的结� �示意 图， 其中图 （1) 为俯视图、 图 （2) 为图 （1) 沿 AA' 方向的剖面图；

图 3是本发明实施例二的流程示意图；

图 4a〜图 4i是本发明实施例二各个阶段的半导体鳍条的� ��构示意图； 图 5是本发明实施例三的流程示意图；

图 6a ( 1 )〜61 ( 3 )是本发明实施例三各个阶段的 Fin FET器件的结构示 意图， 其中图 （1) 为俯视图、 图 （2) 为图 （1) 沿 AA' 方向的剖面图、 图 (3) 为图 （1) 沿 BB' 方向的剖面图；

图 7是本发明实施例四的流程示意图；

图 8a( l)〜8h(3)是本发明实施例四各个阶段的结构示� �图， 其中图（1) 为俯视图、 图 （2)为图 （1)沿 AA' 方向的剖面图、 图 （3)为图 （1)沿 BB ' 方向的剖面图；

图 9是本发明实施例五的流程示意图；

图 10a (1)〜10h (3)是本发明实施例五各个阶段的结构示意图， 其中图 (1) 为俯视图、 图 （2)为图 （1) 沿 AA' 方向的剖面图、 图 （3)为图 （1) 沿 BB' 方向的剖面图；

图 11是本发明实施例六的流程示意图；

图 12a (1)〜12h (3)是本发明实施例六各个阶段的结构示意图， 其中图 ( 1 ) 为俯视图、 图 （2)为图 （1 ) 沿 AA' 方向的剖面图、 图 （3)为图 （1 ) 沿 BB' 方向的剖面图；

附图标记： 11-衬底， 12-第一掩膜层， 13-第一外延层， 14-鳍条， 15-侧墙，

16-第二掩膜层， 17-新鳍条， 18-第一氧化层， 19-第二氧化层， 20-边墙， 21- 栅条， 2 -伪栅层， 2 ' -伪栅条， 22-侧壁， 23-源 /漏区， 24-栅电极层， 25- 保护层。

具体实施方式 为使本发明实施例的目的、技术方案和优点更 加清楚， 下面将结合本发明 实施例中的附图，对本发明实施例中的技术方 案进行清楚、完整地描述，显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。基于本发明中 的实施例 ,本领域普通技术人员在没有做出创造性劳动� �提下所获得的所有其 他实施例， 都属于本发明保护的范围。 为解决现有技术中半导体鳍条侧面粗糙且半导 体鳍条与衬底表面不垂直 的问题， 本发明实施例提供以下技术方案， 以制作高质量的半导体鳍条。

实施例一：

图 1示出了本发明实施例半导体鳍条的制作方法� �流程示意图，图 2a( 1 ) 〜图 2d (2) 示出了制作过程中各个阶段的半导体鳍条的结 构示意图， 其中图

( 1 ) 为俯视图、 图 （2) 为图 （1 ) 沿 AA' 方向的剖面图， 一并结合图 1〜图 2d (2), 该半导体鳍条的制作方法的流程如下：

S101、 提供衬底 11, 如图 2a ( 1 )和 2a (2)所示。

本发明实施例一中的衬底 11为体硅衬底。 该体硅衬底可以是 P阱衬底、 N阱衬底或者双阱衬底。

S102: 在衬底 11之上的预定区域形成第一掩膜层 12, 如图 2b ( 1 )和 2b

(2) 所示。

可采用选择性外延生长工艺制作该第一掩膜层 12。 例如选用低压化学气 相沉积 ( low pressure chemical vapor deposition, LPCVD )或者物理气相沉积 ( Physical vapor deposition, PVD)等方式。 该第一掩膜层 12的材料为氧化硅 或者氮化硅。 第一掩膜层 12的相邻两个第一掩膜区域之间存在空白区域� ��空 白区域底部是衬底 11 , 空白区域处未填充氧化硅或者氮化硅等）， 在选择性外 延生长过程中可以控制空白区域的宽度到一定 尺寸以满足不同工艺的要求，可 通过控制选择性外延生长的工艺条件来控制空 白区域的宽度。

本发明的一个具体示例中，在选择性外延生长 过程中， 采用的生长条件如 下： 生长气氛采用氯的硅源气体， 生长温度设置在 750°C〜900°C之间。

经过 S102, 衬底 11表面上形成有第一掩膜层 12, 该第一掩膜层 12包括 多个第一掩膜区域， 每个第一掩膜区域覆盖衬底 11表面上的一个特定区域， 相邻两个第一掩膜区域之间存在空白区域。 不同第一掩膜区域的宽度 L1可以 相等， 也可以不相等。 在一个优选实施例中， 不同第一掩膜区域的宽度 L1相 等，具体可以通过控制选择性外延生长的工艺 条件（例如生长温度、生长时间、 气体流量等等） 以使不同第一掩膜区域的宽度 L1相等。

5103、 以第一掩膜层 12为掩膜，在衬底 11之上选择性外延生长第一外延 层 13 , 如图 2c ( 1 )和 2c ( 2 )所示。

经过 S102, 第一掩膜层 12的相邻两个第一掩膜区域之间存在空白区域� �� 采用选择性外延生长工艺在这些空白区域选择 性外延生长第一外延层 13。 第 一外延层 13的材料为金属硅化物。

不同第一外延层 13的宽度 L2可以相等，也可以不相等（单个第一外延层 1314的宽度即为 S102中空白区域的宽度）。 在一个优选实施例中， 不同第一 外延层 13的宽度相等，且相邻两个第一外延层 13之间的间距相等。具体可通 过控制 S102的工艺条件使第一掩膜区域的宽度 L1相等并且令相邻两个第一 掩膜区域之间的空白区域的宽度 L2相等， 进而使 S103 中形成的第一外延层 13的宽度相等、 且相邻两个第一外延层 13之间的间距相等。

5104、 以第一外延层 13为掩膜采用各向异性刻蚀方法去除第一掩膜� �� 12 及其底部的部分衬底 11 , 以在第一外延层 13的底部形成鳍条 14,如图 2d ( 1 ) 和 2d ( 2 ) 所示。

采用各向异性刻蚀方法去除第一掩膜层 12, 能够精确控制鳍条 14的几何 尺寸， 保证鳍条 14与衬底 11的表面相互垂直， 并且降低鳍条 14表面的粗糙 度、 保证鳍条 14侧面光滑。 侧面光滑和与衬底垂直， 都会使得栅极和鳍条的 接触和衬底的接触更加紧密， 实现完全接触。

另外， 本发明实施例一还可以进一步执行 S105。

S105、 刻蚀去除第一外延层 13 , 如图 2e ( 1 )和 2e ( 2 )所示。

本发明实施例提供的半导体鳍条的制作方法， 采用选择性外延生长工艺生 长第一外延层、 并采用各向异性刻蚀工艺去除第一掩膜层从而 形成半导体鳍 条。 相对于现有技术来说， 本发明实施例提供的半导体鳍条的制作方法， 采用 选择性外延生长与各向异性刻蚀工艺相结合的 方式， 无需采用光刻技术， 能够 保证半导体鳍条与衬底的表面相互垂直， 并且降低了半导体鳍条表面的粗糙 度、 形成侧面光滑的鳍条。

另外， 为降低采用上述半导体鳍条的半导体器件的漏 电流、进一步提高采 用该半导体鳍条的半导体器件的电性能，本发 明实施例中还可以进一步对鳍条

14的顶部拐角处进行圓滑处理， 即对鳍条 14的拐角进行钝化， 相关内容将在 下文中详细介绍。

此外，本发明实施例中的衬底还可以为 SOI衬底，此时形成半导体鳍条的 工艺如下： 衬底 11 由半导体基底、 掩埋绝缘层和顶层半导体层组成， 顶层半 导体层的厚度可与鳍条的高度相适应，采用各 向异性刻蚀工艺去除部分顶层半 导体层，仅在掩埋绝缘层上方的预定区域保留 顶层半导体层， 该保留的顶层半 导体层即为鳍条。 另外， 衬底 11 还可以是深度耗尽沟道（Deeply Depleted Channel, DDC )衬底、 深度耗尽绝缘体上硅（ Fully Depleted Semiconductor On Insulator, FD-SOI )衬底等等， 本发明对此不作限定。

上述实施例一详细描述了一种半导体鳍条的制 作方法， 另外， 本发明实施 外一种制作半导体鳍条的方法。

实施例二：

图 3示出了本发明实施例半导体鳍条的制作方法� �流程示意图， 图 4a〜图 4i示出了制作过程中各个阶段的半导体鳍条的� ��构示意图， 一并结合图 3〜图 4i, 该半导体鳍条的制作方法的流程如下：

鉴于 S301〜 S305与上述实施例中的 S101〜 S105相同或者相应， 相应地， 图 4a〜图 4e与图 2a ( 2 )〜图 2d ( 2 )相同或者相应， 在此不再贅述， 具体内 容参见上述实施例中的相关描述。

5306、 在鳍条 14的两侧形成侧墙 15 , 如图 4f所示。

采用淀积与回刻相结合的方式在鳍条 14的两侧形成侧墙 15。 例如， 可首 先在鳍条 14的顶部以及衬底 11的表面采用 LPCVD或者 PVD等方式淀积一 层或者多层材料（例如氧化硅、氮化硅或者氮 氧化硅等，或者这些材料的组合）， 然后采用回刻工艺在鳍条 14的两侧形成侧墙 15。

5307、 在侧墙 15的外侧形成第二掩膜层 16, 如图 4g所示。

该第二掩膜层 16的材料为氧化硅、 氮化硅或者氮氧化硅中的一种， 可采 用与制作侧墙 15类似的工艺制作第二掩膜层 16。

5308、 在第二掩膜层 16的外侧形成新鳍条 17, 如图 4h所示。

采用选择性外延生长工艺在第二掩膜层 16的外侧形成该新鳍条 17。 在实 体流量、 生长温度等）从而改变新鳍条 17的宽度 L3。 该新鳍条 17的材料为 单晶硅。

5309、 采用各向异性刻蚀方法去掉鳍条 14、 侧墙 15 以及第二掩膜层 16 从而暴露出新鳍条 17, 如图 4i所示。

在一个优选实施例中， 相邻两个新鳍条 17之间的距离相等。

采用上述实施例二的方法可以制作偶数的鳍条 ，采用上述实施例一的方法 可以制作奇数的鳍条或者偶数的鳍条。

另外， 为降低采用上述半导体鳍条的半导体器件的漏 电流、进一步提高半 导体器件的电性能， 本发明实施例还可以进一步对新鳍条 17的顶部进行圓滑 处理， 即对新鳍条 17的拐角进行钝化。 半导体器件中， 电场通常集中在鳍条 的拐角处， 本发明实施例中对鳍条拐角处进行圓滑处理， 有助于降低最终制作 的器件的漏电流。

上述实施例详细介绍了奇数鳍条或者偶数鳍条 的制作方法，相应地， 本发 明实施例还提供一种 Fin FET器件的制作方法， 其中该 Fin FET器件采用上述 实施例的制作方法制作的半导体鳍条。

实施例三：

图 5示出了本发明实施例 Fin FET器件的制作方法的流程示意图，其中该

( 3 ) 示出了制作过程中各个阶段的 Fin FET器件的结构示意图， 其中图 （1 ) 为俯视图、 图 （2 )为图 （1 )沿 AA' 方向的剖面图、 图 （3 )为图 （1 )沿 BB ' 方向的剖面图。 一并结合图 5〜图 61 ( 3 ), 该 Fin FET器件的制作方法的流 程如下：

S501、 提供衬底 11 , 如图 6a ( 1 )和 6a ( 2 )所示。

本发明实施例中衬底 11为体硅衬底。 该体硅衬底可以是 P阱衬底、 N阱 衬底或者双阱衬底。

S502、 在衬底 11之上的预定区域形成第一掩膜层 12, 如图 6b ( 1 )和 6b

( 2 ) 所示。

可采用选择性外延生长工艺制作该第一掩膜层 12。 例如选用低压化学气 相沉积 ( low pressure chemical vapor deposition, LPCVD )或者物理气相沉积 ( Physical vapor deposition, PVD )等方式。 该第一掩膜层 12的材料为氧化硅 或者氮化硅。 第一掩膜层 12的相邻两个第一掩膜区域之间存在空白区域 (空 白区域底部是衬底 11 , 空白区域处未填充氧化硅或者氮化硅）， 在选择性外延 生长过程中可以控制空白区域的宽度到一定尺 寸以满足不同工艺的要求，可通 过控制选择性外延生长的工艺条件来控制空白 区域的宽度 w。

本发明的一个具体示例中，在选择性外延生长 过程中， 采用的生长条件如 下： 生长气氛采用氯的硅源气体， 生长温度设置在 750°C〜900°C之间。

经过 S502, 衬底 11表面上形成有第一掩膜层 12, 该第一掩膜层 12包括 多个第一掩膜区域， 每个第一掩膜区域覆盖衬底 11表面上的一个特定区域， 相邻两个第一掩膜区域之间存在空白区域。 不同第一掩膜区域的宽度 L1可以 相等， 也可以不相等。 在一个优选实施例中， 不同第一掩膜区域的宽度 L1相 等，具体可以通过控制选择性外延生长的工艺 条件（例如生长温度、生长时间、 气体流量等等） 以使不同第一掩膜区域的宽度 L1相等。

S503、 以第一掩膜层 12为掩膜，在衬底 11之上选择性外延生长第一外延 层 13 , 如图 6c ( 1 )、 6c ( 2 )和 6c ( 3 ) 所示。

经过 S102, 第一掩膜层 12的相邻两个第一掩膜区域之间存在空白区域� �� 采用选择性外延生长工艺在这些空白区域选择 性外延生长第一外延层 13 , 相 邻两个第一外延层 13之间是第一掩膜区域。第一外延层 13的材料为金属硅化 物。

不同第一外延层 13的宽度可以相等， 也可以不相等。 在一个优选实施例 中， 不同第一外延层 13的宽度相等， 且相邻两个第一外延层 13之间的间距相 等。 具体可以通过控制 S502的工艺条件使第一掩膜区域的宽度相等并� �令相 邻两个第一掩膜区域之间的空白区域的宽度相 等， 进而使 S503中形成的第一 外延层 13的宽度相等、 且相邻两个第一外延层 13之间的间距相等。

5504、 以第一外延层 13为掩膜采用各向异性刻蚀方法去除第一掩膜� �� 12 及其底部的部分衬底 11 ,以在第一外延层 13的底部形成鳍条 14,如图 6d( 1 )、 6d ( 2 )和 6d ( 3 )所示。

采用各向异性刻蚀方法去除第一掩膜层 12, 能够精确控制鳍条 14的几何 尺寸， 保证鳍条 14与栅氧化层 12的表面相互垂直， 并且降低鳍条 14表面的 粗糙度、 保证鳍条 14侧面光滑。

5505、 刻蚀去除第一外延层 13 , 如图 6e ( 1 )、 6e ( 2 )和 6e ( 3 )所示。

5506、 在衬底 11之上除鳍条 14之外的区域形成第一氧化层 18, 如图 6f ( 1 )、 6f ( 2 )和 6f ( 3 )所示。

采用干氧化或者热氧化等方式在衬底 11之上除鳍条 14之外的区域形成第 一氧化层 18, 该第一氧化层 18可作为半导体器件的栅氧化层， 用于将后续制 作的栅与衬底隔离。 5507、 将部分鳍条 14氧化成第二氧化层 19, 其中第二氧化层 19位于衬 底 11与鳍条 14之间， 且第二氧化层 19的高度与第一氧化层 19的高度相同， 如图 6g ( 1 )、 6g ( 2 )和 6g ( 3 ) 所示。

在鳍条 14与衬底 11之间制作第二氧化层 19用于在半导体器件中隔离鳍 条与衬底。 可采用干氧化或者热氧化等方法制作该第二氧 化层 19, 使得第二 氧化层 19与第一氧化层 18接触。

5508、采用高温氧化法对鳍条 14顶部拐角处进行圓滑处理，如图 6h ( 1 )、 6h ( 2 )和 6h ( 3 )所示。

对鳍条 14的顶部拐角处进行圓滑处理有利于减小半导� ��器件的漏电流。 半导体器件中， 电场通常集中在鳍条的拐角处， 本发明实施例中对鳍条拐角处 进行圓滑处理， 有助于降氏最终制作的器件的漏电流。

另外， S508还可以在 S506之前进行， 或者在 S506与 S507之间进行。

5509、 在鳍条 14的两侧形成边墙 20, 如图 6i ( 1 )、 6i ( 2 )和 6i ( 3 )所 示。

该边墙 20的材料为氮化硅。 首先在鳍条 14的顶部及侧面以及衬底 11的 表面外延生长一层氮化硅， 然后回刻该氮化硅以在鳍条 14两侧形成边墙 20。

5510、 形成与鳍条 14相交的栅条 21 , 如图 6j ( l )、 6j ( 2 )和 6j ( 3 )所 示。

栅条 21与鳍条 14相交， 且栅条 21的宽度与沟道（图中未示出） 的宽度 相等。 沟道位于栅条 21的下方与鳍条 14相接触的部分。

S510可采用如下两种方法中的一种执行：

方法一： 首先在鳍条 14顶部、 边墙 20顶部以及第一氧化层 18表面形成 一外延层（图中未示出）， 然后刻蚀该外延层， 以形成与鳍条 14相交的栅条 21。 其中该外延层可采用外延生长、 淀积等方式形成， 该外延层的材料为多晶 硅； 另外， 该外延层的材料还可以为金属， 此时可以采用 PVD方法例如磁控 溅射形成该外延层。

方法二： 首先采用选择性外延生长工艺沿着鳍条 14的长度方向从衬底的 两侧向中间形成保护层（图中未示出）， 直至在沿着鳍条 14的长度方向的中间 位置形成沟槽； 然后在沟槽内淀积形成栅条； 最后刻蚀去除保护层并暴露出栅 条。

另外， 本领域普通技术人员还可以采用其他方式执行 S510, 在此不再一 一列举。

5511、 在栅条 21的两侧形成侧壁 22, 如图 6k ( 1 )、 6k ( 2 )和 6k ( 3 ) 所示。

首先在栅条 21顶部以及其他结构 （包括栅氧化层、 鳍条以及边墙）顶部 及表面形成一外延层， 例如采用 CVD或者外延生长工艺， 该外延层例如采用 氮化硅。 之后回刻该外延层以在栅条 21的两侧形成侧壁 22。

5512、 进行离子注入， 在半导体衬底内形成源 /漏区 23 , 如图 61 ( 1 )、 61 ( 2 )和 61 ( 3 ) 所示。

以栅条 21两侧的侧壁 22为掩膜， 在侧壁 22外侧的衬底 11内注入离子， 形成源 /漏区。 优选地， 在完成离子注入后， 还可以进行快速退火处理， 最后 形成源 /漏区。 对于 NMOS , 可进行铝离子或砷离子注入； 对于 PMOS, 可进 行硼离子注入。 当然也不限于这些离子，还可以采用本领域常 用的其他离子注 入进而形成 NMOS或者 PMOS。

后续还可进一步执行金属接触、 沉积阻挡层、局部互连、 层间介质层形成 等常规步骤以最终形成完整的半导体器件，这 些步骤均采用半导体制造工艺中 的常规操作， 在此不再贅述。

另外，本发明实施例中的 S506〜 S512可以与上述实施例二中的 S301〜S309 相结合以得到其他方案， 在此不再详述。 方法与前栅工艺相结合的方案， 另外， 本发明实施例的制作半导体鳍条的方法 还可以与后栅工艺相结合， 以下在后续实施例详细描述。

实施例四：

图 7示出了本发明实施例 Fin FET器件的制作方法的流程示意图，其中该 ( 3 )示出了制作该 Fin FET器件的过程中各个阶段的结构示意图，其中 图（ 1 ) 为俯视图、 图 （2)为图 （1 )沿 AA' 方向的剖面图、 图 （3)为图 （1 )沿 BB ' 方向的剖面图。 一并结合图 7〜图 8h (3), 该 Fin FET器件的制作方法的流 程如下：

需要说明的是，半导体鳍条的制作流程与上述 实施例中的流程 S101〜 S105 或者 S301〜 S309相同， 此处不再贅述。 此处仅重点说明在形成有半导体鳍条 的衬底之上制作 FinFET器件的流程。

5701、 在衬底 11之上除鳍条 14之外的区域形成第一氧化层 18, 8a ( 1)、 8a (2)、 8a (3 ) 所示。

采用干氧化或者热氧化等方式在衬底 11之上除鳍条 14之外的区域形成第 一氧化层 18, 该第一氧化层 18可作为半导体器件的栅氧化层， 用于将后续制 作的栅与衬底隔离。

5702、 将部分鳍条 14氧化成第二氧化层 19, 其中第二氧化层 19位于衬 底 11与鳍条 14之间， 且第二氧化层 19的高度与第一氧化层 19的高度相同， 如图 8b ( 1)、 8b (2)、 8b (3) 所示。

在鳍条 14与衬底 11之间制作第二氧化层 19用于在半导体器件中隔离鳍 条与衬底。 可采用干氧化或者热氧化等方法制作该第二氧 化层 19, 使得第二 氧化层 19与第一氧化层 18接触。

S703、 在鳍条 14顶部形成伪栅层 21' , 如图 8c ( 1 )、 8c ( 2 )、 8c ( 3 ) 所示。

该伪栅层 2 采用氮化硅。 在鳍条 14的顶部以及第一氧化层 18的表面 淀积或者外延生长该伪栅层 2 。

在本发明的其他实施例中，执行 S703之前还可以首先在鳍条 14的两侧制 作边墙， 该制作过程与上述实施例中的 S509相同， 在此不再贅述。

S704、 刻蚀去除多余的伪栅层 2 , 形成与鳍条相交的伪栅条 2 ' , 如图 8d ( 1)、 8d (2)、 8d (3) 所示。 采用各向异性刻蚀去除多余的伪栅层， 形成的伪栅条 2 ' 与后续制作 的栅条的位置相同。

5705, 在伪栅条 2 ' 两侧形成侧壁 22, 如图 8e (l)、 8e ( 2 )、 8e ( 3 ) 所示。

首先在伪栅条 2 ' 顶部以及其他结构 （包括鳍条以及第一氧化层）顶 部及表面形成一外延层， 例如采用 CVD或者外延生长工艺， 该外延层例如采 用氮化硅。 之后回刻该外延层以在伪栅条 2 ' 的两侧形成侧壁 22。

5706, 以侧壁 22为掩膜进行离子注入， 在衬底 11内形成源 /漏区 23, 如 图 8f (1)、 8f (2)、 8f (3)所示。

优选地， 在完成离子注入后， 还可以进行快速退火处理， 最后形成源 /漏 区。 对于 NMOS, 可进行铝离子或碎离子注入； 对于 PMOS, 可进行硼离子注 入， 当然也不限于这些离子，还可以采用本领域常 用的其他离子注入进而形成 NMOS或者 PMOS。

5707、 去除伪栅条 2 ' , 如图 8g (l)、 8g (2)、 8g (3)所示。

可以采用刻蚀工艺去除伪栅条 2 ' ， 优选采用各向异性刻蚀。

5708、 在侧壁 22之间的鳍条 14上形成栅条 21 , 如图 8h ( 1 )、 8h ( 2 )、 8h (3 )所示。

采用选择性外延生长工艺在侧壁 22之间的栅氧化层上形成栅条 21。 栅条 21 采用多晶硅材料或者金属材料。 若栅条采用多晶硅材料， 则可采用外延生 长、 淀积等方式制作该栅条； 若栅条采用金属材料， 则可以采用 PVD方法例 如磁控溅射制作该栅条。

后续还可进一步执行金属接触、 沉积阻挡层、局部互连、 层间介质层形成 等常规步骤以最终形成完整的半导体器件，这 些步骤均采用半导体制造工艺中 的常规操作， 在此不再贅述。

另夕卜，本发明实施例中的采用本发明实施例 的鳍条的 FinFET器件还可以 采用 SOI衬底或者其他类型的衬底， 在此不再贅述。

实施例五： 图 9示出了本发明实施例 Fin FET器件的制作方法的流程图， 其中该 Fin

( 3 )示出了制作该 Fin FET器件的过程中各个阶段的结构示意图，其中 图（ 1 ) 为俯视图、 图 （2)为图 （1)沿 AA' 方向的剖面图、 图 （3)为图 （1)沿 BB ' 方向的剖面图。 一并结合图 9〜图 10h(3), 该 Fin FET器件的制作方法的流 程图下：

需要说明的是，半导体鳍条的制作流程与上述 实施例中的流程 S101〜 S105 或者 S301〜 S309相同， 此处不再贅述。 此处仅重点说明在形成有半导体鳍条 的衬底之上制作 FinFET器件的流程。

S901、在衬底 11之上除鳍条 14之外的区域形成第一氧化层 18, 10a ( 1 )、

10a (2)、 10a (3 )所示。

采用干氧化或者热氧化等方式在衬底 11之上除鳍条 14之外的区域形成第 一氧化层 18, 该第一氧化层 18可作为半导体器件的栅氧化层， 用于将后续制 作的栅与衬底隔离。

S902、 将部分鳍条 14氧化成第二氧化层 19, 其中第二氧化层 24位于衬 底 11与鳍条 14之间， 且第二氧化层 19的高度与第一氧化层 19的高度相同， 如图 10b ( 1 )、 10b (2 )、 10b ( 3 )所示。

在鳍条 14与衬底 11之间制作第二氧化层 19用于在半导体器件中隔离鳍 条与衬底。 可采用干氧化或者热氧化等方法制作该第二氧 化层 19, 使得第二 氧化层 19与第一氧化层 18接触。

5903、 在鳍条 14顶部及第一氧化层 19表面制作栅电极层 24, 如图 10c ( 1 )、 10c (2)和 10c (3 ) 所示。

该栅电极层 24可采用多晶硅或者金属。 若采用多晶硅， 可采用外延生长 或者淀积等方式制作该栅电极层 24; 若采用金属， 可采用 PVD方法例如磁控 溅射制作该栅电极层 24。

5904、 在栅电极层 24表面上的预定区域选择性外延生长一保护层 25, 该 预定区域下方的栅电极层 24与鳍条 14相交， 如图 10d (l)、 10d (2)和 10d ( 3 ) 所示。

该保护层采用氧化硅或者氮氧化硅。采用选择 性外延生长的方式能够在某 些区域制作该保护层 25, 而另一些区域不制作该保护层 25。栅电极层 24表面 上的预定区域即为后续步骤中需要制作栅条的 区域。

S905、以保护层 25为掩膜，采用各向异性刻蚀去除栅电极层 24并暴露出 鳍条 14, 如图 10e ( 1 )、 10e ( 2 )和 10e ( 3 )所示。

5906、采用各向异性刻蚀去除保护层 25,以暴露出栅条 21 ,如图 10f( 1 )、 10f ( 2 )和 10f ( 3 ) 所示。

去除保护层 25后， 剩余保护层 25底部的栅条 21 , 其中栅条 21与鳍条 14 相交。 优选地， 栅条 21与鳍条 14正交。

5907、 在栅条 21的两侧形成侧壁 22, 如图 10g ( 1 )、 10g ( 2 )和 10g ( 3 ) 所示。

首先在栅条 21顶部以及其他结构 （包括第一氧化层、 鳍条）顶部及表面 形成一外延层， 例如采用 CVD或者外延生长工艺， 该外延层例如是氮化硅。 之后回刻该外延层以在栅条 21的两侧形成侧墙 15。

5908、 进行离子注入， 在半导体衬底内形成源 /漏区 23 , 如图 10h ( l )、 10h ( 2 )和 10h ( 3 )所示。

以栅条 21两侧的侧壁 22为掩膜， 在侧壁 22外侧的半导体衬底内注入离 子， 形成源 /漏区。 优选地， 在完成离子注入后， 还可以进行快速退火处理， 最后形成源 /漏区。 对于 NMOS, 可进行铝离子或砷离子注入； 对于 PMOS, 可进行硼离子注入。

采用本发明实施例的 Fin FET器件的制作方法， 能够获得栅条与半导体鳍 条中心对齐的 Fin FET器件。

实施例六：

图 11示出了本发明实施例 Fin FET器件的制作方法的流程图，其中该 Fin

( 3 )示出了制作该 Fin FET器件的过程中各个阶段的结构示意图，其中 图（ 1 ) 为俯视图、 图 （2)为图 （1 )沿 AA' 方向的剖面图、 图 （3)为图 （1 )沿 BB ' 方向的剖面图。 一并结合图 11〜图 12h (3), 该 Fin FET器件的制作流程如 下：

需要说明的是，半导体鳍条的制作流程与上述 实施例中的流程 S101〜 S105 或者 S301〜 S309相同， 此处不再贅述。 此处仅重点说明在形成有半导体鳍条 的衬底之上制作 FinFET器件的流程。

S1101、在衬底 11之上除鳍条 14之外的区域形成第一氧化层 18, 12a( 1 )、 12a (2)、 12a (3 )所示。

采用干氧化或者热氧化等方式在衬底 11之上除鳍条 14之外的区域形成第 一氧化层 18, 该第一氧化层 18可作为半导体器件的栅氧化层， 用于将后续制 作的栅与衬底隔离。

51102、 将部分鳍条 14氧化成第二氧化层 19, 其中第二氧化层 19位于衬 底 11与鳍条 14之间， 且第二氧化层 19的高度与第一氧化层 19的高度相同， 如图 12b ( 1 )、 12b (2 )、 12b ( 3 )所示。

在鳍条 14与衬底 11之间制作第二氧化层 19用于在半导体器件中隔离鳍 条与衬底。 可采用干氧化或者热氧化等方法制作该第二氧 化层 19, 使得第二 氧化层 19与第一氧化层 18接触。

51103、 在形成有鳍条的衬底 11上生长保护层 25, 如图 12c ( 1)、 12c (2) 和 12c (3 ) 所示。

该保护层 25采用氧化硅或者氮氧化硅。采用 CVD或者外延生长工艺制作 该保护层 25。 保护层 25覆盖衬底 11之上的鳍条 14以及第一氧化层 18。

51104、 去除预定区域的保护层 25, 仅在其他区域留有该保护层 25, 如图 12d ( 1 )、 12d ( 2 )和 12d ( 3 ) 所示。

采用刻蚀工艺去除预定区域的保护层 25, 优选采用各向异性刻蚀工艺选 择性去除预定区域的保护层， 该预定区域为后续栅条所在的区域。

51105、 在预定区域制作栅电极层 24, 如图 12e ( l)、 12e ( 2 )和 12e ( 3 ) 所示。 该栅电极层 24的材料可采用多晶硅或者金属。 若采用多晶硅， 可采用外 延生长或者点击等方式制作该栅电极层 24; 若采用金属， 可采用 PVD方法例 如磁控溅射制作该栅电极层 24。

51106, 去除剩余的保护层 25, 以暴露出鳍条 14, 如图 12f ( l )、 12f ( 2 ) 和 12f ( 3 )所示。

采用各向异性刻蚀去除剩余的保护层。

51107,在栅条 21的两侧形成侧壁 22, 如图 12g ( 1 )、 12g ( 2 )和 12g ( 3 ) 所示。

首先在栅条 21顶部以及其他结构 (包括栅氧化层、 鳍条）顶部及表面形 成一外延层， 例如采用 CVD或者外延生长工艺， 该外延层例如是氮化硅。 之 后回刻该外延层以在栅条 21的两侧形成侧墙 15。

51108, 进行离子注入， 在半导体衬底内形成源 /漏区 23 , 如图 12h ( l )、 12h ( 2 )和 12h ( 3 )所示。

以栅条 21两侧的侧壁 22为掩膜， 在侧壁 22外侧的半导体衬底内注入离 子， 形成源 /漏区。 优选地， 在完成离子注入后， 还可以进行快速退火处理， 最后形成源 /漏区。 对于 NMOS, 可进行铝离子或砷离子注入； 对于 PMOS, 可进行硼离子注入。

以上所述仅是本发明的优选实施方式，应当指 出，对于本技术领域的普通 技术人员来说， 在不脱离本发明原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。