Fig. 2 zeigt ein vereinfachtes, schematisches Zeitablaufsdiagramm zur Veranschaulichung der Wortleitungszykluszeit tRC. In waagerechter Richtung ist im oberen Bereich von Fig. 2 schematisch das Clocksignal dargestellt. Zu einer bestimmten ansteigenden Flanke des Clocksignals wird ein Lesebefehl"Cmd Read"an den (herkömmlichen) Halbleiterspeicher angelegt. Der Lesebefehl "Read"betrifft die Bankadresse"BAO". Mit einer gewissen Verzögerung bzw. Latenz stehen die aus der Speicherbank gelesenen Daten"Data"am Datenausgang des Halbleiterspeichers bereit. Um die Daten"Data"zu der gegebenen Bankadresse"BAO" aus dem Halbleiterspeicher auszulesen, wird in herkömmlicher Weise eine betreffende Wortleitung der Speicherbank"geöffnet", um den Dateninhalt der zumindest einen Speicherzelle über die

zugeordnete (n) Bitleitung (en) auszulesen. Bei einem vollständig wahlfreien neuen Zugriff auf die Speicherbank (complete random access) ist es jedoch bei einem Lesebefehl im allgemeinen notwendig, eine unterschiedliche Wortleitung zu öffnen, wobei zuvor die bereits offene Wortleitung geschlossen werden muß.

Somit muß für einen vollständig wahlfreien Zugriff auf die Speicherbank im ungünstigsten Fall ein vollständiger sogenannter Wortleitungszyklus durchgeführt werden, welcher eine Zyklusdauer von tue hat. Erst nach Ablauf dieser Wortleitungszykluszeit ist im ungünstigsten Fall ein erneuter Zugriff auf die Speicherbank möglich.

Eine Reihe von Konzepten zur Verringerung der Zugriffszeit für einen wahlfreien Zugriff auf eine Speicherbank eines Halbleiterspeichers sind aus dem Stand der Technik bekannt. So hat beispielsweise die ansteigende Bedeutung von schnellen Halbleiterspeichern, insbesondere für Netzwerkanwendungen, zu der Entwicklung einer neuartigen Klasse von Halbleiterspeichern geführt, welche unter dem Namen RLDRAM (Reduced Latency Dynamic Random Access Memory) bekannt sind. RLDRAMs verbinden hohe Speicherdichten mit geringen Wortleitungszykluszeiten tRc.

Jedoch sind für bestimmte Anwendungen sogar noch geringere Wortleitungszykluszeiten tue vorteilhaft.

Für derartige Fälle wurde herkömmlich insbesondere ein als "Multibanking"bekanntes Konzept auf Systemebene eingesetzt, womit"künstlich"die effektive Wortleitungszykluszeit weiter reduziert werden kann. Das Konzept eignet sich besonders für den Fall, bei welchem die Anzahl von auszuführenden Lesebefehlen groß im Vergleich zu der Anzahl von Schreibbefehlen ist, wie beispielsweise bei sogenannten"look up tables". Das Funktionsprinzip eines derartigen, herkömmlichen"Multibanking-Verfahrens"zum künstlichen Verringern der effektiven Wortleitungszykluszeit wird im

folgenden anhand von Fig. 3 erläutert. Ähnlich zur Fig. 2 ist in Fig. 3 in horizontaler Richtung die Zeitachse dargestellt, wobei im oberen Bereich ein schematisches Clocksignal gezeigt ist. Zu einer ersten aufsteigenden Clockflanke wird eine erste Speicherbank"BÖ"mit einem Lesebefehl"Read"angesprochen. Wie bereits im Zusammenhang mit Fig. 2 erläutert wurde, kann im ungünstigsten Fall erst nach einer Wortleitugnszykluszeit tue der ersten Speicherbank"BO"ein neuer Lesebefehl an diese Speicherbank angelegt werden, so daß die Zugriffszeit auf die Speicherbank"BO"gleich der Wortleitungszykluszeit tue ist. Um dennoch zu einer kürzeren effektiven Zugriffszeit zu gelangen, kommt auf Systemebene ein besonders ausgestalteter Speichercontroller zum Einsatz. Der externe Speichercontroller ist derart ausgelegt, daß er die Daten bzw. Informationen einer ersten Speicherbank in eine oder mehrere Spiegelspeicherbänke dupliziert. Beispielsweise liegen in der ersten Speicherbank "B0"die gleichen Daten bzw. Informationen wie in einer Spiegelspeicherbank"Bl"vor. Speicherbank und Spiegelspeicherbank sind vorzugsweise identisch ausgebildet.

Erfolgt bei einem derartigen"Multibanking-Verfahren"innerhalb der Wortleitungszykluszeit tue ein weiterer Lesebefehl auf die erste Speicherbank"BO", prüft der Speichercontroller, ob die sogenannte"tRc-Bedingung"für die Speicherbank"BO"erfüllt ist, d. h. der externe Speichercontroller prüft, ob sich die erste Speicherbank"BO"in einem derartigen Speicherzustand befindet, welcher nicht unmittelbar ein Lesen der zu lesenden Daten gestatten würde. In einem derartigen Speicherzustand, welcher nachfolgend als"geöffneter Speicherzustand"bezeichnet wird, muß zunächst eine offene Wortleitung geschlossen werden, bevor der neue Lesebefehl ausgeführt werden kann. Liegt ein derartiger Fall vor, d. h. ist die"tRc-Bedingung"für die erste Speicherbank"BÖ"nicht erfüllt, leitet der externe Speichercontroller den Lesebefehl auf die Spiegelspeicherbank

"Bl"um. Obwohl der Lesebefehl somit der Speicherbank"BÖ" gegolten hat, erfolgt durch die besondere Ausgestaltung des Speichercontrollers ein Auslesen der Spiegelspeicherbank"Bl", welche nicht in dem geöffneten Speicherbankzustand ist. Dies bewirkt eine Reduktion der effektiven Zugriffszeit bzw. effektiven Wortleitungszykluszeit tnc, eff um einen Faktor 2, wie schematisch in Fig. 3 dargestellt ist. Dieses sogenannte "Multibanking-Verfahren"kann auch mit mehreren duplizierten Spiegelspeicherbanken durchgeführt werden, um zu einer entsprechenden weiteren Verringerung der effektiven Wortleitungszykluszeit tRC, eff zu führen.

Jedoch weist das bekannte"Multibanking-Verfahren"zwei wesentliche Nachteile auf. Zum einen muß der externe Speichercontroller überprüfen bzw. protokollieren, welche der Speicherbanken sich in einem geöffneten Speicherbankzustand befinden und-sollte ein Lesebefehl auf eine derartige geöffnete Speicherbank empfangen werden-eine Umleitung des Lesebefehls als Lesezugriff auf eine Spiegelspeicherbank zu planen. Eine derartige Umleitung bzw. Protokollierung und Planung von Lesezugriffen auf Speicherbanken führt zu einer hohen Komplexität des Systems Speicherkontroller- Halbleiterspeicher und somit zu einer Verkomplizierung des Gesamtsystems. Zum anderen muß aufgrund der vorgegebenen Busarchitektur jedesmal, wenn Daten bzw. Informationen in eine der Speicherbanken zu schreiben sind, ein nachfolgender Schreibbefehl auch auf die Spiegelspeicherbank bzw.

Spiegelspeicherbänke angewendet werden. Die beschleunigte Zugriffszeit beim Lesen von Daten wird somit durch eine verlängerte Schreibzeit für ein Schreiben der Daten erkauft.

Angesichts der oben genannten Nachteile ist es somit eine Aufgabe der Erfindung, ein Verfahren zum Lesen von Daten aus einem Halbleiterspeicher mit reduzierter Zugriffszeit für einen

wahlfreien Zugriff sowie einen entsprechenden Halbleiterspeicher anzugeben.

Diese Aufgabe wird durch ein Verfahren mit den in Anspruch 1 angegebenen Schritten sowie durch einen Halbleiterspeicher mit den in Anspruch 6 angegeben Merkmalen gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.

Gemäß der Erfindung umfaßt ein Verfahren zum Lesen von Daten aus einem Halbleiterspeicher folgende Schritte in dieser Reihenfolge : Bereitstellen zumindest einer ersten Speicherbank und zumindest einer Spiegelspeicherbank, welche jeweils zur Speicherung einer Vielzahl binärer Daten ausgelegt sind, wobei in der Spiegelspeicherbank die identischen Daten wie in der ersten Speicherbank gespeichert sind ; - Empfangen eines Lesebefehls von zu lesenden Daten aus der ersten Speicherbank ; - Prüfen mittels einer Zustandsprüfungseinrichtung des Halbleiterspeichers, ob sich die erste Speicherbank in einem geöffneten Speicherbankzustand befindet und falls sich die erste Speicherbank in dem geöffneten Speicherbankzustand befindet, Lesen der zu lesenden Daten aus der zumindest einen Spiegelspeicherbank und --falls sich die erste Speicherbank nicht in dem geöffneten Speicherbankzustand befindet, Lesen der zu lesenden Daten aus der ersten Speicherbank, wobei der geöffnete Speicherzustand ein derartiger Speicherzustand der Speicherbank ist, welcher das Lesen der zu lesenden Daten nicht ohne zuvoriges Schließen einer offenen Wortleitung der Speicherbank ermöglicht.

Bei dem erfindungsgemäßen Verfahren werden Daten aus dem speziell ausgestalteten Halbleiterspeicher ausgelesen, ohne daß

ein (externer) Speicherkontroller auf Systemebene hierzu in besonderer Weise ausgelegt sein müßte. Vielmehr ist die "Intelligenz"zur Reduzierung der Wortleitungszykluszeit tue auf Speicherebene-und nicht wie herkömmlich auf Systemebene- verwirklicht. Der Halbleiterspeicher weist zumindest eine erste Speicherbank und zumindest eine Spiegelspeicherbank auf, welche dieselben Informationen bzw. Daten wie die erste Speicherbank enthält. Die Speicherbanken können physikalisch identisch aufgebaut sein. Ein extern angelegter Lesebefehl an den Halbleiterspeicher betreffend eine bestimmte Bankadresse wird vor Abarbeitung zunächst hinsichtlich der Prüfung der eingangs genannten"tRc-Bedingung"unterzogen. Hierzu verwendet das Verfahren eine Zustandsprüfungseinrichtung, welche Bestandteil des Halbleiterspeichers selbst ist. Bei dem Prüfschritt mittels der Zustandsprüfungseinrichtung wird beurteilt, ob sich die erste Speicherbank, welche mit dem Lesebefehl angesprochen werden soll, in einem sogenannten geöffneten Speicherbankzustand ist. Im Sinne dieser Anmeldung wird unter dem geöffneten Speicherbankzustand ein derartiger Zustand verstanden, welcher das Lesen der zu lesenden Daten nicht ohne zuvoriges Schließen einer offenen Wortleitung der jeweiligen Speicherbank ermöglicht. Mit anderen Worten ist unter dem Begriff"geöffneter Speicherzustand"ein derartiger Bankzustand zu verstehen, welcher zumindest einen Teil eines Wortleitungszyklusses beinhaltend, insbesondere ein Schließen einer eine andere Speicheradresse betreffenden Wortleitung und nachfolgendes Öffnen einer den zu lesenden Daten zugeordneten Wortleitung. Mit anderen Worten gestattet der geöffnete Speicherzustand im Sinne dieser Erfindung nicht ein unmittelbares Lesen der zu lesenden Daten aus der jeweiligen Speicherbank, sondern erfordert zumindest einen Teil eines Wortleitungszyklusses beinhaltend ein Schließen einer offenen Wortleitung und Öffnen einer den zu lesenden Daten zugeordneten, unterschiedlichen Wortleitung.

Mittels der Zustandsprüfungseinrichtung erfolgt somit nach Empfang eines Lesebefehls von zu lesenden Daten eine Prüfung, ob die zu lesenden Daten unmittelbar aus der ersten Speicherbank gelesen werden können. Dies ist dann der Fall, wenn sich die erste Speicherbank nicht in dem geöffneten Speicherbankzustand befindet. Falls sich jedoch die erste Speicherbank in dem geöffneten Speicherbankzustand befindet, wird der Lesebefehl nicht auf die erste Speicherbank, sondern auf die zumindest eine Spiegelspeicherbank angewendet. Dies führt-wie eingangs ausführlich beschrieben-zu einer Verkürzung der effektiven Wortleitungszykluszeit, so daß die Zugriffszeit für einen wahlfreien Speicherzugriff auf den Halbleiterspeicher von tRc auf tRC, eff verringert werden kann.

Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens umfaßt der Halbleiterspeicher zumindest eine erste und zumindest eine zweite der Spiegelspeicherbänke und der Schritt des Lesens der zu lesenden Daten aus der zumindest einen Spiegelspeicherbank umfaßt den Schritt des Prüfens, ob sich die erste Spiegelspeicherbank in einem geöffneten Speicherbankzustand befindet, und -falls sich die erste Spiegelspeicherbank in dem geöffneten Speicherbankzustand befindet, Lesen der zu lesenden Daten aus der zweiten Spiegelspeicherbank und - falls sich die erste Spiegelspeicherbank nicht in dem geöffneten Speicherbankzustand befindet, Lesen der zu lesenden Daten aus der ersten Spiegelspeicherbank.

Gemäß dieser Ausführungsform des erfindungsgemäßen Verfahrens erfolgt beim Eingang eines (externen) Lesebefehls nicht nur ein Prüfen des Speicherbankzustands der ersten Speicherbank, sondern gegebenenfalls auch der anzusprechenden Spiegelspeicherbank. Wenn sich die erste Spiegelspeicherbank in

einem geöffneten Speicherbankzustand befindet, d. h. ebenfalls nicht ein unmittelbares Lesen der zu lesenden Daten gestattet, wird die zweite Spiegelspeicherbank angesprochen. Dieses Konzept von mehreren Spiegelspeicherbänken läßt sich auf eine größere Anzahl erweitern, beispielsweise 3,4, 5,6, 7 oder 8.

Vorzugsweise umfaßt der Schritt des Prüfens, ob sich eine der Speicherbänke oder der Spiegelspeicherbänke in einem geöffneten Speicherbankzustand befindet, ein Vergleichen einer verstrichenen Zeitdauer seit einer Anwendung eines vorangegangenen Lesebefehls auf diese Speicherbank mit einer minimalen Wortleitungszykluszeit tRc dieser Speicherbank. Somit prüft die Zustandsprüfungseinrichtung den Speicherbankzustand insbesondere dadurch, daß eine Zeitprotokollierung seit dem Zeitpunkt des letzten Lesebefehls auf die zu prüfende Speicherbank protokolliert bzw. detektiert wird und mit der Wortleitungszykluszeit tRC verglichen wird. Liegt die verstrichene Zeitdauer innerhalb der Wortleitungszykluszeit tue ist im allgemeinen ein unmittelbares Lesen der zu lesenden Daten aus der betreffenden Speicherbank nicht möglich, so daß die"tRC-Bedingung"nicht erfüllt ist. Alternativ ist es möglich, daß die aktiven Speicherbänke ein Zustandssignal generieren, welches angibt, daß sie für einen Lesezugriff zur Verfügung stehen. Eine derartige Erzeugung eines Zustandssignals duch die Speicherbänke selbst ermöglicht eine besonders einfache Implementierung der Zustandsprüfungseinrichtung.

Vorzugsweise werden bei dem Schritt des Schreibens von Daten in die erste Speicherbank die Daten im wesentlichen gleichzeitig in die zumindest eine Spiegelspeicherbank geschrieben. Dies ist besonders vorteilhaft, da durch die Realisierung des Spiegelspeicherbankkonzepts in dem Halbleiterspeicher selbst geeignete Strukturen bzw. Topologien geschaffen werden können,

die ein gleichzeitiges Schreiben von Daten in mehrere Speicherbänke ermöglichen. Auf Systemebene gestatten die zu verwendenden Busarchitekturen ein derartiges Vorgehen nicht, so daß-im Unterschied zur Erfindung-auf Systemebene die kürzeren effektiven Zugriffszeiten durch längere Schreibzeiten erkauft werden müssen.

Vorzugsweise ist der Halbleiterspeicher ein RLDRAM (reduced latency DRAM).

Gemäß einem weiteren Aspekt der Erfindung umfaßt ein Halbleiterspeicher zumindest eine erste Speicherbank und zumindest eine Spiegelspeicherbank, welche jeweils zur Speicherung einer Vielzahl binärer Daten ausgelegt sind, wobei in der Spiegelspeicherbank die identischen Daten bzw.

Informationen wie in der ersten Speicherbank gespeichert sind ; zumindest eine mit den Speicherbänken in Signalverbindung stehende Steuereinrichtung, wobei die Steuereinrichtung eine Zustandsprüfungseinrichtung aufweist, welche zu einer Prüfung, ob sich die erste Speicherbank in einem geöffneten Speicherbankzustand befindet, ausgelegt ist, und wobei die Steuereinrichtung ausgelegt ist, bei Empfang eines Lesebefehls von aus der ersten Speicherbank zu lesenden Daten mittels der Zustandsprüfungseinrichtung zu prüfen, ob sich die erste Speicherbank in dem geöffneten Speicherbankzustand befindet und --falls sich die erste Speicherbank in dem geöffneten Speicherbankzustand befindet, den Lesebefehl auf die zumindest eine Spiegelspeicherbank anzuwenden und

--falls sich die erste Speicherbank nicht in dem geöffneten Speicherbankzustand befindet, den Lesebefehl auf die erste Speicherbank anzuwenden, wobei der geöffnete Speicherzustand ein derartiger Speicherzustand der Speicherbank ist, welcher das Lesen der zu lesenden Daten nicht ohne zuvorigen Schließen einer offenen Wortleitung der Speicherbank ermöglicht.

Der erfindungsgemäße Halbleiterspeicher weist eine Steuereinrichtung auf, welche die Zustandsprüfungseinrichtung zur Prüfung bzw. Beurteilung, ob sich eine Speicherbank in einem geöffneten Speicherbankzustand befindet, beinhaltet. Die Steuereinrichtung und Zustandsprüfungseinrichtung sind somit Teil des Halbleiterspeichers selbst und werden nicht auf Systemebene in Form eines Speichercontrollers bereitgestellt.

Gemäß einer bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers weist dieser zumindest eine erste und zumindest eine zweite der Spiegelspeicherbänke auf, wobei die Steuereinrichtung ausgelegt ist, bei Anwendung des Lesebefehls der zu lesenden Daten auf die zumindest eine Spiegelspeicherbank mittels der Zustandsprüfungseinrichtung zu prüfen, ob sich diese Spiegelspeicherbank in einem geöffneten Speicherbankzustand befindet, und --falls sich die erste Spiegelspeicherbank in dem geöffneten Speicherbankzustand befindet, den Lesebefehl auf die zweite Spiegelspeicherbank anzuwenden und --falls sich die erste Spiegelspeicherbank nicht in dem geöffneten Speicherbankzustand befindet, den Lesebefehl auf die erste Spiegelspeicherbank anzuwenden.

Gemäß einer weiteren bevorzugten Ausführungsform ist die Zustandsprüfungseinrichtung ausgelegt, bei einer Prüfung, ob sich eine der Speicherbänke oder der Spiegelspeicherbänke in

einem geöffneten Speicherbankzustand befindet, eine verstrichene Zeitdauer seit einer Anwendung eines vorangegangenen Lesebefehls auf diese Speicherbank mit einer minimalen Wortleitungszykluszeit tRc dieser Speicherbank zu vergleichen.

Vorzugsweise ist die Steuereinrichtung ausgelegt, bei einem Schreiben von Daten in die erste Speicherbank die Daten im wesentlichen gleichzeitig in die zumindest eine Spiegelspeicherbank zu schreiben.

Bevorzugt handelt es sich bei dem Halbleiterspeicher um einen RLDRAM. Das erfindungsgemäße Konzept ist jedoch auch auf andere DRAM oder SRAM Speicher anwendbar.

Die Erfindung wird nachfolgend mit Bezug auf begleitende Zeichnungen beispielhaft beschrieben. Es zeigt : Fig. 1 Ein schematisches Zeitablaufsdiagramm eines bevorzugten erfindungsgemäßen Verfahrens zum Lesen von Daten aus einem Halbleiterspeicher ; Fig. 2 ein schematisches Zeitablaufsdiagramms zur Erläuterung der Wortleitungszykluszeit (row cycle time tue) ; und Fig. 3 ein schematisches Zeitablaufsdiagramm zur Erläuterung eines herkömmlichen"Multibanking-Verfahrens"auf Systemebene.

Unter Bezugnahme auf Fig. l wird nachfolgend anhand eines bevorzugten Verfahrens zum Lesen von Daten aus einem insbesondere erfindungsgemäßen Halbleiterspeicher das erfindungsgemäße Konzept beispielhaft erläutert.

Wie bereits eingangs in Zusammenhang mit Figs. 2 und 3 dargelegt wurde, ist in dem schematischen Zeitablaufsdiagramm von Fig. 1 im oberen Bereich eine schematisches Clocksignal mit rechtecksförmigen Zeitgeberpulsen dargestellt. Bei einer ersten aufsteigenden Pulsflanke des Clocksignals wird ein Befehl"Cmd" zum Lesen"Read"angelegt.

Bei dem in Fig. 1 dargestellten Beispiel beträgt die Anzahl der Speicherbänke beispielhaft acht. Jedoch stellt das Interface bzw. die Adresseingabeschnittstelle lediglich einen Zugang zu der Hälfte dieser Speicherbänke bereit, d. h. nur ein Zugriff auf vier Speicherbänken wird ermöglicht. Die weiteren vier Speicherbänke des Halbleiterspeichers werden für Spiegelzwecke als Spiegelspeicherbänke verwendet, welche jeweils identische Daten wie die ersten vier Speicherbänken aufweisen. Der Zugriff von Lese-und Schreibbefehlen auf die Speicherbänke bzw.

Spiegelspeicherbänke wird intern durch eine Steuereinrichtung mit enthaltener Zustandsprüfungseinrichtung bewerkstelligt.

In Fig. 1 werden die externen Speicherbankadressen als EBAx (x = 0... 3) bezeichnet und die internen Speicherbankadressen als IBAxy (x = 0... 3, y =... 0, 1), wobei x der externen Speicherbankadresse zugeordnet ist und y sich auf eine der Spiegelspeicherbänke bezieht. Die Steuereinrichtung bzw. die darin enthaltenen Zustandsprüfungseinrichtung protokolliert bzw. verfolgt, welche Speicherbank sich in einem geöffneten Speicherbankzustand befindet und leitet eingehende Lesebefehle automatisch an eine geeignete Spiegelspeicherbank weiter. Auf diese Weise kann, wie in Fig. 1 beispielhaft dargestellt wird, die Wortleitungszykluszeit tRC um einen Faktor 2 auf tRc, eff reduziert werden. Obwohl die in Fig. 1 dargestellten Lesezugriffe mit den Adressen Add AO und Al jeweils die externe Speicherbankadresse EBAO betreffen, können durch das Spiegelspeicherbankprinzip unterschiedliche Speicherbänke diese

Leseanfragen bedienen. Somit werden von der Steuereinrichtung die eingehenden Lesebefehle auf die internen Speicherbankadressen (IBA00 und IBA01) weitergeleitet.

Bei dem vorgestellten bevorzugten erfindungsgemäßen Halbleiterspeicher, welcher insbesondere ein neuartiger RLDRAM ist, öffnet ein Schreibbefehl gleichzeitig beispielsweise zwei Speicherbanken des Halbleiterspeichers, nämlich eine Speicherbank und zumindest eine zugeordnete Spiegelspeicherbank (IBx0 und IBxl), welche jeweils der externen Speicherbankadresse EBx entsprechen. Die Daten bzw.

Informationen werden in paralleler Weise über die Dateneingabeschnittstelle geschrieben. Somit muß bei dieser bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers die verkürzte Zugriffszeit für einen wahlfreien Zugriff auf das Zellenfeld des Speichers nicht durch verlängerte Schreibzeiten erkauft werden.

Zusammenfassend betrifft die Erfindung ein neuartiges Verfahren sowie einen neuartigen Halbleiterspeicher, welcher vollständig mit einem existierenden RLDRAM-Interface kompatibel ist und es gestattet, effektive Wortleitungszykluszeiten tnc, eff zu erhalten, welche gegenüber herkömmlichen Wortleitungszykluszeiten tue um einen Faktor von 2 (oder mehr) reduziert sind. Hierfür muß lediglich eine Flächenerhöhung des Halbleiterspeichers um einen Faktor von beispielsweise zwei in Kauf genommen werden, was im Vergleich zu einem 6T SRAM-Konzept noch immer von Vorteil ist. Das erfindungsgemäße Konzept kann auf jegliche Speicher angewendet werden, welche einen SRAM- artigen Zugriff mit oder ohne gemultiplextem Adressschema ermöglichen.