以下、本発明の実施形態について図面を� ��照して詳細に説明する。

 (第一の実施形態)
 図5は、本発明の第一の実施形態の半導体記 憶装置の構造を示した断面図である。 図5に 示すように、本実施形態の半導体記憶装置で は、半導体層である半導体基板101内にp型半� �体領域102が形成され、そのp型半導体領域102� ��上に絶縁膜105を挟んで選択電極106が形成さ� ��ている。また、選択電極106の両側におけるp 型半導体領域102内に、自己整合的に第一のn� �半導体領域103および第二のn型半導体領域104� ��形成されている。

 第一のn型半導体領域103には、第一の抵抗 変化層107が接続され、第二のn型半導体領域10 4には、第二の抵抗変化層109が接続されてい� �。また、第二の抵抗変化層109には、第一の� �線層108が接続され、第二の抵抗変化層109に� �、第二の配線層110が接続される。これによ� �、n型半導体領域103には、第一の抵抗変化層1 07を挟んで第一の配線層108が接続され、n型半 導体領域104には、第二の抵抗変化層109を挟ん で第二の配線層110が接続されている。

 図6は、図5で示した半導体記憶装置を単� �メモリセルとして有するメモリセルアレイ� �構成の一例を示した構成図である。

 図6では、単位メモリセルである半導体記 憶装置は、トランジスタ203と可変抵抗素子204 および205とで示されている。可変抵抗素子204 は、第一の抵抗変化層107を示し、可変抵抗素 子205は、第二の抵抗変化層109を示している。 また、トランジスタ203は、選択電極106をゲー トとし、n型半導体領域103および104を、ソー� �およびドレインとするトランジスタを示し� �いる。

 図6において、メモリセルアレイは、n本� �ビット線BL1、BL2、BL3、・・・、BL(n)と、m本� �ワード線WL1、WL2、・・・、WL(m)と、カラムデ コーダ201と、ワードデコーダ202と、複数の単 位メモリセルを有する。なお、nおよびmは、2 以上の整数であるとする。つまり、ビット線 およびワード線は、複数ある。

 ビット線BL1、BL2、BL3、・・・、BL(n)のそ� �ぞれは、縦方向に延伸している。また、ワ� �ド線WL1、WL2、・・・、WL(m)のそれぞれは、横 方向に延伸している。カラムデコーダ201は、 ビット線BL1、BL2、BL3、・・・、BL(n)に並列に� ��続され、ワードデコーダ202は、ワード線WL1� ��WL2、・・・、WL(m)に並列に接続される。

 単位メモリセルは、ビット線のBL1、BL2、B L3、・・・、BL(n)の延伸方向である縦方向と� �ワード線WL1、WL2、・・・、WL(m)の延伸方向で ある横方向とのそれぞれに複数並べられてい る。

 単位メモリセルの選択電極106は、ワード� ��に接続される。また、配線層108は、隣り合� ��2本のビット線のうちの一方に接続され、配 線層110は、その隣り合う2本のビット線のう� �の他方に接続されている。

 より具体的には、隣り合う2本のビット線 BL1およびBL2のうち、一方のビット線(奇数番� �のビット線BL1とする)は、一列目の各単位メ� ��リセルの配線層108に接続され、他方のビッ� ��線(偶数番目のビット線BL2とする)は、一列� �の各単位メモリセルの配線層110に接続され� �。同様に、他の隣り合う2本のビット線BL2~BL( n)のうちの奇数番目のビット線と偶数番目の� ��ット線のそれぞれは、同一の列に並ぶ各単� ��メモリセルの配線層108および110のそれぞれ� ��接続される。

 また、ワード線WL1は、一行目の横方向に� ��ぶ各単位メモリセルの選択電極106に共通に� ��続される。同様に、他のワード線WL2~WL(m)の� ��れぞれは、二行目~m行目のそれぞれの横方� �に並ぶ各単位メモリセルの選択電極106に共� �接続される。

 また、隣接する複数の単位メモリセルのp 型半導体領域102は、連続し、かつ、導通して いる。そして、その連続したp型半導体領域10 2が共通ウェル(Well)配線に接続される。これ� �より、複数の単位メモリセルを、1個の共通w ell配線に接続することが可能になり、メモリ セル全体の面積を低減できる。

 次に半導体記憶装置の各部材の材料につ� ��て説明する。

 絶縁膜105は、電子をトラップしない材料で� ��成されることが望ましい。例えば、絶縁膜1 05は、二酸化シリコン(SiO ₂ )、窒素添加酸化シリコン(SiON)、酸化ハフニ� �ム(HfO ₂ )、ハフニウムシリケート(HfSiO)、窒素添加ハ� ��ニウムシリケート(HfSiON)、三酸化アルミニ� �ム(Al ₂ O ₃ )または二酸化ジルコニウム(ZrO ₂ )等で形成されることが望ましい。以下では� �絶縁膜105として、SiO ₂ で形成された膜(SiO ₂ 膜)を用いる。

 また、選択電極106としては、リンを添加� ��たn型のポリシリコンを用いる。

 さらに、抵抗変化層107および109のそれぞれ� ��は、酸化ニッケル(NiO)、酸化バナジウム(V ₂ O ₅ )、酸化亜鉛(ZnO)、二酸化ジルコニウム(ZrO ₂ )、二酸化チタン(TiO ₂ )または三酸化タングステン(WO ₃ )などの遷移金属酸化物を窒化チタン(TiN)、窒 化タンタル(TaN)、白金(Pt)またはルテニウム(Ru )などの金属で挟んだMIM構造を用いるのが望� �しい。以下では、抵抗変化層107および109の� �れぞれには、TiO ₂ をTiNで挟んだMIM構造を用いる。

 そして、配線層108および110としては、ア� ��ミニウム(Al)を用いる。

 p型半導体領域102のp型の不純物濃度と、n型� ��導体領域103および104のそれぞれのn型の不純 物濃度とは、その不純物濃度のピーク部で1E+ 18cm ^-2 以上の高濃度であることが望ましく、1E+19cm ^-2 以上であることがさらに望ましい。特に、p� �半導体領域102、n型半導体領域103および104の� ��れぞれでは、選択電極106下のPNジャンクシ� �ン部で高濃度かつ急峻な不純物濃度プロフ� �イルが形成されていることが望ましい。

 次に、情報を読み出す際の半導体記憶装� ��の駆動方法について説明する。図7は、この 情報の読み出し動作を説明するための説明図 である。

 先ず、p型半導体領域102の電位を基準電位 とし、抵抗変化層107および109のうち抵抗値を 読み出すことで情報を読み出す抵抗変更層に 接続された配線層108または110と、選択電極106 とに、互いに逆極性の電圧を印加する。より 具体的には、配線層108または110に正の電圧が 印加され、選択電極106に負の電圧が印加され る。

 以下は、抵抗値を読み出す抵抗変更層を� ��抵抗変化層107とする。この場合、正の電圧� ��印加される配線層は、配線層108となる。ま� ��、配線層108には、ビット線BL(n)が接続され� �選択電極106にはワード線WL(m)が接続されてい るものとする。したがって、図6で示したカ� �ムデコーダ201が、ビット線BL(n)を介して配線 層108に正の電圧を印加し、ワードデコーダ202 が、ワード線WL(m)を介して選択電極106に負の� ��圧を印加する。

 配線層108および選択電極106に上記のよう� ��電圧が印加されると、図7で示したように、 選択電極106下のp型半導体領域102とn型半導体� ��域103とのPNジャンクションに、バンド間ト� �ネル電流が流れる。これにより、p型半導体� ��域102とn型半導体領域103間の抵抗(Rband1)が下� ��り、配線層108とp型半導体領域102の間に電流 が流れるようになる。

 この電流値(以下、読み取り電流値と称す る)は、抵抗変化層107の抵抗値(Rmemory1)に大き� ��依存する。このため、この読み取り電流値� ��測定することで、抵抗変化層107の抵抗値を� ��み取ることができる。この抵抗値が所定値� ��上の場合、抵抗変化層107に情報が記録され� ��いるSet状態(セット状態)であるとし、この� �抗値が所定値未満の場合、抵抗変化層107に� �報が記録されていないReset状態(リセット状� �)であるとする。

 ここで、選択電極106下のp型半導体領域102の 不純物濃度が1E+18cm ^-2 以上であると、配線層108に正の電圧が印加さ れた時に、n型半導体領域103からn型半導体領� ��104に流れるパンチスルー電流に起因した隣� ��メモリノード間の誤作動を回避することが� ��きる。

 さらに、バンド間トンネル電流は、選択電� ��106下のPNジャンクション付近におけるp型半� ��体領域102およびn型半導体領域103の不純物濃 度と不純物プロファイルの急峻性に大きく依 存する。また、不純物プロファイルが急峻で 、かつ、p型半導体領域102とn型半導体領域103� ��不純物濃度が共に1E+18cm ^-2 以上であると、読み出し動作に十分なバンド 間トンネル電流を流すことができる。

 また、p型半導体領域102とn型半導体領域103� �不純物濃度が1E+19cm ^-2 以上であると、寄生抵抗であるp型半導体領� �102の抵抗値Rpとn型半導体領域の抵抗値Rnとが 抵抗変化層107に対して無視できる程度に低減 する。このため、抵抗変化層107がReset状態の� ��合、読み出し電流値を増大させることがで� ��る。特に、本実施形態では、p型半導体領域 102が複数の単位メモリセルに対して共通であ り、共通Well配線への接続位置が各単位メモ� �セルから離れているため、不純物濃度が1E+19 cm ^-2 以上の高濃度化による抵抗値Rpの低減が効果� ��である。また、本実施形態では、Reset状態� �おける読み出し電流の増大により、メモリ� �高速化が可能になる。

 次に、情報を書き換える際の半導体記憶� ��置の駆動方法について説明する。

 先ず、p型半導体領域102の電位を基準電位 とし、抵抗変化層107および109のうち抵抗値を 書き換えることで情報を書き換える抵抗変更 層に接続された配線層108または110と、選択電 極106とに、互いに逆極性の電圧を印加する。 より具体的には、配線層108または110に正の電 圧が印加され、選択電極106に負の電圧が印加 される。さらに、配線層108または110には、情 報の読み出し時に印加された電圧よりも高い 正の電圧を印加し、選択電極106には、情報の 読み出し時に印加された電圧よりも低い負の 電圧を印加する。これにより、読み出し時よ りも大きい電流が抵抗変化層107または109を流 れる。この大きい電流によって、抵抗変化層 107または109が、Set状態からReset状態、もしく� ��、Reset状態からSet状態に変化する。

 次に効果を説明する。

 本実施形態では、p型半導体領域102と絶縁 膜105を挟んで選択電極106が形成されている。 また、選択電極106の両側におけるp型半導体� �域102内に第一のn型半導体領域103および第二� ��n型半導体領域104が形成されている。第一の n型半導体領域103には、第一の抵抗変化層107� �接続され、第二のn型半導体領域104には、第� ��の抵抗変化層109が接続されている。また、� ��二の抵抗変化層109には、第一の配線層108が� ��続され、第二の抵抗変化層109には、第二の� ��線層110が接続される。

 この場合、p型半導体領域102内にn型半導� �領域103および104が形成されている。また、� �抗変化層107がn型半導体領域103に接続され、� ��抗変化層109がn型半導体領域104に接続される 。したがって、トラップ型メモリ素子と異な り、情報を保持するメモリ機能を有する抵抗 変化層107および109を、ホットキャリアが発生 するp型半導体領域102から離すことが可能に� �る。よって、読み出しDisturbや保持機能の劣� ��などの信頼性の低下を回避することができ� ��。

 また、配線層108または110と選択電極106と� ��電圧を印加することで、選択電極106下のp型 半導体領域102とn型半導体領域103の間に形成� �れたPNジャンクションに流れるバンド間トン ネル電流を用いて、メモリ情報の書き換えお よび読み出しを行うことが可能になる。この ため、ソース・ドレイン間を流れる電流を用 いた抵抗変化型メモリ素子の異なり、メモリ 素子にソース領域を設けなくてもよくなる。 このため、一つのメモリセルに対して2つの� �憶領域を形成することが可能になり、1ビッ� ��当たりのセル面積を縮小することができる� ��

 つまり、本実施形態によれば、高信頼性� ��1ビットあたりのセル面積低減を両立させる ことが可能になる。

 また、本実施形態では、メモリセルアレ� ��は、高信頼性と1ビットあたりのセル面積低 減を両立させることが可能な半導体記憶装置 を単位メモリセルとして有しているので、メ モリセルアレイの高信頼性とセル面積低減を 両立させることが可能になる。

 また、本実施形態では、メモリセルアレ� ��における各単位メモリセルのp型半導体領域 102が連続し、かつ、導通している。この場合 、各単位メモリセルのp型半導体領域102を一� �の共通WELL配線に接続することが可能になり� ��メモリセルアレイの面積を低減させること� ��可能になる。

 次に、半導体記憶装置の製造方法につい� ��説明する。

 先ず、半導体基板101の所定の領域にボロン� ��イオン注入して、その領域を活性化するこ� ��で、その領域をp型半導体領域102として形成 する。イオン注入されるボロンのドーズ量は 、2E+15cm ^-2 であるとする。

 続いて、絶縁膜105を挟んでp型半導体領域 102と接続する選択電極106を形成する。具体的 には、p型半導体領域102の上にSiO2の絶縁膜105� ��よびリン添加ポリシリコンを堆積し、その� ��ン添加ポリシリコンに露光工程とドライエ� ��チング工程を用いてパターニングすること� ��、リン添加ポリシリコンを選択電極106とし� ��形成する。

 その後、選択電極106の両側におけるp型半導 体領域102内に、n型半導体領域103および104を� �成する。具体的には、選択電極106をマスク� �して、p型半導体領域102にリンをイオン注入� ��て、自己整合的に選択電極106の両側におけ� ��p型半導体領域102内に、n型半導体領域103お� �び104を形成する。イオン注入されるリンの� �ーズ量は、2E+15cm ^-2 であるとする。

 そして、n型半導体領域103の上に抵抗変化 層107を形成し、n型半導体領域104の上に抵抗� �化層109を形成する。

 最後に、抵抗変化層107の上に配線層108を� ��成し、抵抗変化層109の上に配線層110を形成� ��る。

 (第二の実施形態)
 図8は、本発明の第二の実施形態の半導体記 憶装置の構造を示した断面図である。なお、 図8において、図5と同じ構成には同じ符号を� ��し、その説明を省略することがある。

 図8における半導体記憶装置では、第一の n型半導体領域103には、第一のビア層111、第� �の抵抗変化層112、第二のビア層113および第� �の配線層108が順番に接続されている。また� �第二のn型半導体領域104には、第一のビア層1 11、第二の抵抗変化層114、第二のビア層113お� ��び第二の配線層110が順番に接続されている� ��

 したがって、第一の抵抗変化層112は、第� ��のビア層111を挟んで第一のn型半導体領域103 に接続され、第二の抵抗変化層114は、第一の ビア層111を挟んでn型半導体領域104を挟んで� �続される。また、第一の配線層108は、第二� �ビア層113を挟んで第一の抵抗変化層112に接� �され、第二の配線層110は、第二のビア層113� �挟んで第二の抵抗変化層114に接続される。

 なお、本実施形態の半導体記憶装置は、� ��一の実施形態と同様に、単位メモリセルを� ��成する。単位メモリセルは、図6で示したメ モリセルアレイと同様に、メモリセルアレイ を構成することができる。より具体的には、 図8で示した半導体記憶装置が単位メモリセ� �として、2次元的に複数並べられる。また、� ��数の単位メモリセルのp型半導体領域102が連 続して形成されて互いに導通している。

 絶縁膜105、選択電極106、抵抗変化層107お� ��び109、および、配線層108および110の材料は� ��第一の実施形態と同じである。ビア層111お� ��び113としては、周辺との密着層としてTiN層� ��含むタングステン(W)を用いる。

 次に効果を説明する。

 本実施形態によれば、第一の抵抗変化層1 12は、第一のビア層111を挟んで第一のn型半導 体領域103に接続され、第二の抵抗変化層114は 、第一のビア層111を挟んでn型半導体領域104� �挟んで接続される。また、第一の配線層108� �、第二のビア層113を挟んで第一の抵抗変化� �112に接続され、第二の配線層110は、第二の� �ア層113を挟んで第二の抵抗変化層114に接続� �れる。

 この場合、抵抗変化層112および114がビア� ��111を挟んでn型半導体領域103および104に接続 されているため、抵抗変化層112および114を、 ホットキャリアが発生するp型半導体領域102� �らさらに離すことが可能になり、さらなる� �信頼性を得ることが可能になる。

 なお、本実施形態でも、第一の実施形態� ��同様に、選択電極106下のp型半導体領域102と n型半導体領域103のPNジャンクションに流れる バンド間トンネル電流を用いて、メモリ情報 の書き換えおよび読み出しが可能であるため 、メモリ素子にソース領域を設けなくてもよ くなる。したがって、本実施形態でも、高信 頼性と1ビットあたりのセル面積低減を両立� �せることが可能になる。

 次に、本実施形態の半導体記憶装置の製� ��方法を説明する。図9A~図9Gは、この製造方� �における各工程の半導体記憶装置の断面を� �した断面図である。

 先ず、半導体基板101の所定の領域にボロン� ��イオン注入して、その領域を活性化するこ� ��で、その領域をp型半導体領域102として形成 する。イオン注入されるボロンのドーズ量は 、2E+15cm ^-2 であるとする。

 続いて、図9Aに示すように、p型半導体領� ��102上にSiO2の絶縁膜105およびリン添加ポリシ リコンを堆積し、そのリン添加ポリシリコン に露光工程とドライエッチング工程を用いて パターニングすることで、リン添加ポリシリ コンを選択電極106として形成する。

 その後、図9Bに示すように、選択電極106を� �スクとして、p型半導体領域102にリンをイオ� ��注入して、自己整合的に選択電極106の両側� ��おけるp型半導体領域102内に、n型半導体領� �103および104を形成する。イオン注入される� �ンのドーズ量は、2E+15cm ^-2 であるとする。

 さらに、図9Cに示すように、素子全面に� �一の層間膜117を堆積し、その堆積された第� �の層間膜117の表面を、CMP(Chemical Mechanical Pol ishing)法を用いて平坦化する。ここでは、第� �の層間膜117として、酸化膜を用いる。

 その後、第一の層間膜117に、露光工程と� ��ライエッチング工程を用いてn型半導体領域 103および104のそれぞれに連通する二つのビア を開け、そのビアの中に金属であるTiNおよび Wを所定の順番および厚さで堆積する。続い� �、図9Dに示すように、CMP法を用いて、その堆 積物の表面を平坦化すると共に、ビア部以外 にあるTiNおよびWを除去することで、n型半導� ��領域103および104のそれぞれに接続された第� ��のビア層111を形成する。

 そして、図9Eに示すように、ビア層111の� �れぞれの上に、TiN、TiO2およびTiNを順番に所� ��の厚さで堆積し、その堆積物を、露光工程� ��ドライエッチング工程を用いてパターニン� ��して、MIM構造の第一の抵抗変化層112および� ��二の抵抗変化層114を形成する。具体的には� ��n型半導体領域103に接続されたビア層111の上 に第一の抵抗変化層112を形成し、n型半導体� �域104に接続されたビア層111の上に第二の抵� �変化層114を形成する。

 その後、図9Fに示すように、第二の層間� �118を素子全面に堆積した後、CMP法によって� �二の層間膜118の表面を平坦化し、第一のビ� �層111と同様の工程により、抵抗変化層112お� �び114のそれぞれと接続する第二のビア層113� �形成する。第二の層間膜118としては、ここ� �は、酸化膜を用いる。また、第二のビア層11 3としては、ここではTiNおよびWの積層構造を� ��いる。

 最後に、図9Gに示すように、素子全面にAl を堆積し、その堆積物を、露光工程とドライ エッチング工程を用いてパターニングするこ とで、配線層108および110を形成する。これに より、抵抗変化層112と接続された第二のビア 層113の上に配線層108が形成され、抵抗変化層 114と接続された第二のビア層113の上に配線層 110が形成される。

 (第三の実施形態)
 図10は、本発明の第三の実施形態の半導体� �憶装置の構造を示した断面図である。なお� �図10において、図8と同じ構成には同じ符号� �付し、その説明を省略することがある。

 図10における半導体記憶装置では、第一� �n型半導体領域103に接続された第一のビア層1 11の上部に第一の抵抗変化層119が形成され、� ��の抵抗変化層119の上部に第一の配線層108が� ��成されている。また、第二のn型半導体領域 104に接続された第一のビア層111の上部に第二 の抵抗変化層120が形成され、その抵抗変化層 120の上部に第二の配線層110が形成されている 。これにより、抵抗変化層119および120のそれ ぞれは、ビア層111を挟んでn型半導体領域103� �よび104のそれぞれに接続される。また、配� �層108および110のそれぞれは、抵抗変化層119� �よび120と直接接続される。

 なお、本実施形態の半導体記憶装置は、� ��一の実施形態と同様に、単位メモリセルを� ��成する。単位メモリセルは、図6で示したメ モリセルアレイと同様に、メモリセルアレイ を構成することができる。より具体的には、 図10で示した半導体記憶装置が単位メモリセ� ��として、2次元的に複数並べられる。また、 複数の単位メモリセルのp型半導体領域102が� �続して形成されて互いに導通している。

 絶縁膜105および選択電極106の材料は、第� ��の実施形態と同じであり、ビア層111の材料� ��、第二の実施形態と同じである。抵抗変化� ��119および120としては、第一のビア層111の上� ��を酸化された材料(ここでは、酸化タングス テン(WO)とする)を用いる。配線層108および110� ��しては、TiNとAlの積層構造を用いる。

 次に効果を説明する。

 本実施形態によれば、抵抗変化層119およ� ��120のそれぞれは、ビア層111を挟んでn型半導 体領域103および104のそれぞれに接続される。 このため、第二の実施形態と同様に、抵抗変 化層119を、ホットキャリアが発生するp型半� �体領域102からさらに離すことが可能になり� �さらなる高信頼性を得ることが可能になる� �なお、本実施形態でも、第一および第二の� �施形態と同様に、選択電極106下のp型半導体� ��域102とn型半導体領域103のPNジャンクション� ��流れるバンド間トンネル電流を用いて、メ� ��リ情報の書き換えおよび読み出しが可能で� ��るため、メモリ素子にソース領域を設けな� ��てもよくなる。したがって、本実施形態で� ��、高信頼性と1ビットあたりのセル面積低減 を両立させることが可能になる。

 また、本実施形態では、配線層108および1 10のそれぞれが、抵抗変化層119および120と直� ��接続される。このため、ビア層111が下部電� ��を兼ね、配線層108および110が上部電極を兼� ��ることとなり、製造方法を簡便化すること� ��可能になる。また、図8の第二のビア層113を 設ける必要がないので、半導体記憶装置の縦 方向のスケールを小さくすることが可能にな る。

 また、本実施形態では、抵抗変化層119お� ��び120には、第一のビア層111を酸化させた材� ��を用いる。このため、抵抗変化層119および1 20を形成する際に、ビア層111を酸化させれば� ��いので、製造方法をさらに簡便化すること� ��可能になる。

 これらの理由により、本実施形態の半導� ��記憶装置を用いた場合、大幅なコストダウ� ��が可能となる。

 次に、本実施形態の半導体記憶装置の製� ��方法を説明する。図11A~図11Fは、この製造方 法における各工程の半導体記憶装置の断面を 示した断面図である。

 先ず、半導体基板101の所定の領域にボロン� ��イオン注入して、その領域を活性化するこ� ��で、その領域をp型半導体領域102として形成 する。イオン注入されるボロンのドーズ量は 、第二の実施形態と同様に2E+15cm ^-2 であるとする。

 続いて、図11Aに示すように、p型半導体領 域102上にSiO2の絶縁膜105およびリン添加ポリ� �リコンを堆積し、そのリン添加ポリシリコ� �に露光工程とドライエッチング工程を用い� �パターニングすることで、リン添加ポリシ� �コンを選択電極106として形成する。

 その後、図11Bに示すように、選択電極106を� ��スクとして、p型半導体領域102にリンをイオ ン注入して、自己整合的に選択電極106の両側 におけるp型半導体領域102内に、n型半導体領� ��103および104を形成する。イオン注入される� ��ンのドーズ量は、2E+15cm ^-2 であるとする。イオン注入されるリンのドー ズ量は、第二の実施形態と同様に、2E+15cm ^-2 であるとする。

 さらに、図11Cに示すように、素子全面に� ��一の層間膜117を堆積し、その堆積された第� ��の層間膜117の表面を、CMP法を用いて平坦化� ��る。ここでは、第一の層間膜117として、酸� ��膜を用いる。

 その後、第一の層間膜117に、露光工程と� ��ライエッチング工程を用いてn型半導体領域 103および104のそれぞれに連通する二つのビア を開け、そのビアの中にTiNおよびWを堆積す� �。続いて、図11Dに示すように、CMP法を用い� �mその堆積物の表面を平坦化すると共に、ビ� ��部以外のTiNおよびWを除去することで、n型� �導体領域103およびn型半導体領域104のそれぞ� ��に接続された第一のビア層111を形成する。

 そして、図11Eに示すように、第一のビア� ��111の上部にプラズマ酸化を行いことで、そ� ��第一のビア層111の上部を酸化してWOを形成� �、そのWOを第一の抵抗変化層119および第二の 抵抗変化層120として形成する。

 最後に、図11Fに示すように、素子全面にT iNおよびAlを順番に所定の膜厚で堆積し、そ� �堆積物に露光工程とドライエッチング工程� �用いてパターニングすることで、配線層108� �よび110を形成する。

 本実施形態の製造方法では、図9で示した 第二の実施形態の製造方法に比べて、抵抗変 化層119および120であるMIM構造のパターニング プロセスと、第二の層間膜を形成するプロセ スと、第二のビア層を形成するプロセスとを 省略することができるため、工程数が大幅に 減り、コストを大幅にさげることができる。

 (第四の実施形態)
 図12は、本発明の第四の実施形態の半導体� �憶装置の構造を示した断面図である。なお� �図12において、図8と同じ構成には、同じ符� �を付し、その説明を省略することがある。� �た、図12における半導体記憶装置は、選択電 極が半導体基板内に埋め込まれている点に特 徴がある。

 図12における半導体記憶装置では、半導� �基板101上にp型半導体領域102が形成され、p型 半導体領域102の中に絶縁膜121を挟んで埋め込 み選択電極122が埋め込まれている。また、埋 め込み選択電極122の両側におけるp型半導体� �域102内に、自己整合的に第一のn型半導体領� ��123および第二のn型半導体領域124が形成され ている。選択電極122がワード線に接続されて いる。第一のn型半導体領域123の上には、第� �のビア層111、第一の抵抗変化層112、第二の� �ア層113および配線層108が順番に形成されて� �る。第二のn型半導体領域124の上には、第一� ��ビア層111、第二の抵抗変化層114、第二のビ� ��層113および配線層110が順番に形成されてい� ��。

 本実施形態の半導体記憶装置は、第一の� ��施形態と同様に、単位メモリセルを構成す� ��。また、単位メモリセルは、図6で示したメ モリセルアレイと同様に、メモリセルアレイ を構成することができる。より具体的には、 図12で示した半導体記憶装置が単位メモリセ� ��として、2次元的に複数並べられる。また、 複数の単位メモリセルのP型半導体領域102が� �続して形成されて互いに導通している。

 ビア層111および113、抵抗変化層112および114� ��および、配線層108および110の材料は、第二� ��実施形態と同じである。また、絶縁膜121は� ��図5の絶縁膜105と同様に、電子をトラップし ない材料で形成されることが望ましく、SiO ₂ 、SiON、HfO ₂ 、HfSiO、HfSiON、Al ₂ O ₃ またはZrO ₂ 等が望ましい。以下、絶縁膜121として、SiO2� �を用いる。また、選択電極122としては、図5� ��選択電極106と同様に、リンを添加したn型の ポリシリコンを用いる。

 次に効果を説明する。

 本実施形態でも、第一~第三の実施形態と 同様に、メモリ機能を有する抵抗変化層112お よび114を、ホットキャリアが発生するp型半� �体領域102から離すことが可能になる。よっ� �、読み出しDisturbや保持機能の信頼性劣化を� ��避することができる。また、本実施形態で� ��、第一~第三の実施形態と同様に、埋め込み 選択電極106下のp型半導体領域102とn型半導体� ��域103のPNジャンクションに流れるバンド間� �ンネル電流を用いて、メモリ情報の書き換� �および読み出しが可能であるため、メモリ� �子にソース領域を設けなくてもよくなる。� �たがって、本実施形態でも、高信頼性と1ビ� ��トあたりのセル面積低減を両立させること� ��可能になる。

 また、本実施形態では、埋め込み選択電� ��122は、p型半導体領域102に埋め込まれている 。このため、n型半導体領域123および124間の� �効的な距離を大きくすることができる。こ� �ため、誤動作の原因である左右のメモリノ� �ド間を流れる漏れ電流が抑えながら、微細� �することが可能となる。

 なお、第二のビア層113を設けることなく� ��図10で示した第三の実施形態の半導体記憶� �置ように、抵抗変化層112および114のそれぞ� �に、配線層108および110のそれぞれを直接に� �成することも可能である。

 次に、本実施形態の半導体記憶装置の製� ��方法を説明する。図13A~図13Hは、この製造方 法における各工程の半導体記憶装置の断面を 示した断面図である。

 先ず、半導体基板101の所定の領域にボロン� ��イオン注入して、その領域を活性化するこ� ��で、その領域をp型半導体領域102として形成 する。イオン注入されるボロンのドーズ量は 、第三および第四の実施形態と同様に、2E+15c m ^-2 であるとする。

 続いて、図13Aに示すように、p型半導体領 域102上の所定の領域にリンを注入し、その領 域を活性化することで、そのリンが注入され た領域をn型半導体領域125として形成する。

 その後、図13Bに示すように、半導体基板1 01を露光工程とドライエッチング工程を用い� ��パターニングすることで、半導体基板101のp 型半導体領域102およびn型半導体領域125に溝� �126を形成する。続いて、図13Cに示すように� �溝部126が形成された素子全面に、SiO2の絶縁� ��127およびリン添加ポリシリコン128を順番に� ��定の厚さで堆積する。

 続いて、n型半導体領域125上の絶縁膜127お よびリン添加ポリシリコン128を除去すると共 に、CMP法を用いてn型半導体領域125を平坦化� �る。これにより、図13Dに示すように、p型半� ��体領域102上に、絶縁膜127から作られた絶縁� ��121を介して、リン添加ポリシリコン128で作� ��れた埋め込み選択電極122が形成されると共� ��、埋め込み選択電極122の両側にn型半導体領 域125から作られた第一のn型半導体領域123お� �び第二のn型半導体領域124が形成される。

 次に、図13Dに示すように、素子全面に第� ��の層間膜117を堆積し、その堆積された第一� ��層間膜117の表面を、CMP法を用いて平坦化す� ��。ここでは、第一の層間膜117として、酸化� ��を用いる。

 さらに、第一の層間膜117に露光工程とド� ��イエッチング工程を用いて、n型半導体領域 123および124に連通するビアを開け、そのビア の中に、TiNおよびWを所定の順番および厚さ� �堆積する。続いて、図13Eに示すように、そ� �堆積物の表面を、CMP法を平坦化すると共に� �ビア部以外のTiNおよびWを除去することで、n 型半導体領域123およびn型半導体領域124のそ� �ぞれに接続される第一のビア層111を形成す� �。

 そして、図13Fに示すように、素子全面にT iN、TiO2およびTiNをこの順番で所定の厚さで堆 積し、その堆積物に露光工程とドライエッチ ング工程を用いてパターニングすることで、 MIM構造を有する第一の抵抗変化層113および第 二の抵抗変化層114を形成する。

 その後、図13Gに示すように、素子全面に� ��二の層間膜118を堆積し、その堆積された第� ��の層間膜118の表面を、CMP法を用いて平坦化� ��、第一のビア層111と同様の工程により、第� ��のビア層113を形成する。ここでは、第二の� ��間膜118としては、酸化膜を用いる。また、� ��二のビア層113としては、TiNおよびWの積層構 造を用いる。

 最後に、図13Hに示すように、素子全面にA lを堆積し、その堆積物に露光工程とドライ� �ッチング工程を用いてパターニングするこ� �で、配線層108および110を形成する。

 (第五の実施形態)
 図14は、本発明の第五の実施形態の半導体� �憶装置の構造を示した断面図である。なお� �図14において、図5と同じ構成には、同じ符� �を付し、その説明を省略することがある。

 図14に示すように、本実施形態の半導体� �憶装置では、p型半導体領域102内の、第一のn 型半導体領域103および第二のn型半導体領域10 4の間に素子分離領域130が形成されている。

 なお、素子分離領域130以外の部材につい� ��は、第一の実施形態と同じである。

 また、本実施形態の半導体記憶装置は、� ��一の実施形態と同様に、単位メモリセルを� ��成する。単位メモリセルは、図6で示したメ モリセルアレイと同様に、メモリセルアレイ を構成することができる。より具体的には、 図14で示した半導体記憶装置が単位メモリセ� ��として、2次元的に複数並べられる。また、 複数の単位メモリセルのp型半導体領域102が� �続して形成されて互いに導通している。

 本実施形態の半導体記憶装置の製造方法� ��は、選択電極106を形成する前に、p型半導体 領域102ないに素子分離領域130を形成する。そ して、素子分離領域130が形成した後、素子分 離領域130の上に選択電極106を形成する。

 次に効果を説明する。

 本実施形態でも、第一~第四の実施形態と 同様に、一つの選択電極106に対して2つのメ� �リノードを持つため、一つの選択電極106に� �して1つのメモリノードしかもたない抵抗変� ��型メモリ素子に比べて、1ビット当たりのメ モリセル面積を大幅に低減できる。

 また、本実施形態では、n型半導体領域103 および104の間に素子分離領域130が形成されて いるため、n型半導体領域103および104の間の� �れ電流を大幅に低減することができ、誤動� �を防ぐことが可能となる。

 以上、実施形態を参照して本願発明を説� ��したが、本願発明は、上記実施形態に限定� ��れたものではない。本願発明の構成や詳細� ��は、本願発明のスコープ内で当業者が理解� ��得る様々な変更を行うことができる。

 例えば、各実施形態において、第一の導� ��型としてp型を用い、第二の導電型としてn� �を用いたが、第一の導電型としてn型を用い� ��第二の導電型としてp型を用いてもよい。こ の場合の動作方法は、それぞれの半導体領域 に各実施形態とは正負逆の電圧を印加する。

 また、抵抗変化層としてMIM構造の代わり� ��相変化層を用いてもよい。この場合でも、� ��信頼性化とセル面積縮小の両立させること� ��可能になる。

 この出願は、2008年3月25日に出願された日 本出願特願2008-79069号公報を基礎とする優先� �を主張し、その開示の全てをここに取り込� �。