図1に本発明におけるDRAMのセルアレイ構成� �示す。DRAMセルはすべてのビット線およびワ� ��ド線の交点に形成されており、クロスポイ� ��ト型セルを構成している。図2にビット線と ワード線の交点に形成されるDRAMセルの等価� �路を示す。DRAMセルは電荷を蓄積する1個の容 量素子Cs1と電荷を転送する選択トランジスタ Qc1よりなる。容量素子Cs1に電荷が蓄積される ことでデータが記憶され、容量素子Cs1に記憶 されたデータは選択トランジスタQc1のゲート 電極であるワード線WL(n)がオンされることで� ��ビット線BL(n)に読み出され、読み出された� �号はビット線に接続されたセンスアンプに� �り増幅される。
 図3にDRAMセルアレイの平面図を示す。また� �図4に、図3におけるA-A’の断面構造、図5に� �図3におけるB-B’の断面構造を示す。

 まず図3を参照してDRAMセルの平面図につい� �説明する。
 埋め込み酸化膜101上にはビット線BL(n)であ� �表面がシリサイド化された下部拡散層102が� �方向に配線される。下部拡散層102上にはメ� �リセルにアクセスするための選択トランジ� �タQc1が形成される。選択トランジスタQc1を� �成する柱状シリコン層104を取り囲むように� �ート電極108が形成され、ワード線WL(n)である ゲート電極108から延在するゲート配線108aが� �方向に配線される。選択トランジスタQc1を� �成する柱状シリコン層104の上部拡散層105上� �は、コンタクト109が形成され、このコンタ� �トを通して容量素子Cs1に接続される。

 続いて、図4および図5を参照して、断面構� �について説明する。
 埋め込み酸化膜101上にシリコン層よりなる� ��部拡散層102が形成され、その表面にシリサ� ��ド層103が形成されている。下部拡散層102は� ��ット線BL(n)であり、共通のセンスアンプを� �つ複数の選択トランジスタQc1により共通化� �れ、セルアレイ端において周辺回路に接続� �れる。シリコン層よりなる下部拡散層102上� �は柱状シリコン層104が形成され、柱状シリ� �ン層104を取り囲むようにゲート絶縁膜107お� �びゲート電極108が形成される。ゲート電極10 8より延在するゲート配線108aはワード線WL(n)� �あり、共通のワードドライバ回路を持つ複� �の選択トランジスタQc1によって共通化され� �おり、セルアレイ端で周辺回路に接続され� �。柱状シリコン層上部には上部拡散層105が� �成され、その表面にはシリサイド層106が形� �されている。上部拡散層105はコンタクト109� �接続され、コンタクト109は容量素子Cs1の下� �電極110に接続されている。容量絶縁膜111を� �して存在する上部電極112が形成される。

 DRAMやDRAM混載ロジックデバイスのチップ面� �を縮小する手段の一つとして、メモリ周辺� �路やロジック回路の大部分を占めるCMOS回路( 以下、CMOS回路部)による占有面積を縮小する� ��とが挙げられる。
 本発明によれば、CMOS回路部の占有面積を縮 小することができる。以下にCMOS回路部の一� �としてCMOSインバーターを用いて本発明によ� ��占有面積縮小の例を示す。図6に本実施例に おけるCMOSインバーターの等価回路を示す。� �た、図7に本発明におけるCMOSインバーターの 平面図を示す。

 以下に図7のCMOSインバーターの平面図に� �いて簡単に説明する。埋め込み酸化膜層201� �上に下部拡散層が形成され、下部拡散層表� �にはシリサイド層203が形成されている。下� �拡散層のN+拡散層領域にはNMOSトランジスタ� �あるQn2が、P+拡散層領域にはPMOSトランジス� �であるQp2が形成される。それぞれのトラン� �スタのゲート電極(208a、208b)より延在するゲ� ��ト電極上に形成されるコンタクト(209a、209b) は入力配線Vin2に接続され、下部拡散層上の� �リサイド層203上に形成されるコンタクト209c� ��出力配線Vout2に接続され、NMOSトランジスタ� ��あるQn2を形成する柱状シリコン層の上部拡� ��層上に形成されるコンタクト209dは接地電位 配線GND2に接続され、PMOSトランジスタであるQ p2を形成する柱状シリコン層の上部拡散層上� ��形成されるコンタクト209eは電源電位配線Vcc 2に接続されることによりインバーターを構� �する。

 図8に図7のカットラインA-A’における断面� �造を示す。以下に図8を参照してCMOSインバー ターの断面構造について説明する。
 埋め込み酸化膜層201の上に下部拡散層(202、 212)が形成され、下部拡散層はN+下部拡散層202 およびP+下部拡散層212からなり、N+下部拡散� �202とP+下部拡散層212の表面にはシリサイド層 203が形成され、このシリサイド層203によって N+下部拡散層202とP+下部拡散層212は互いに直� �接続されている。このため、N+下部拡散層202 とP+下部拡散層212を接続するためのコンタク� ��や素子分離が必要ないので、インバーター� ��占有面積を小さくすることができる。N+下� �拡散層202上に形成される柱状シリコン層204� �よってNMOSトランジスタQn2が形成され、P+下� �拡散層212上に形成される柱状シリコン層214� �よってPMOSトランジスタQp2が形成されている� ��柱状シリコン層(204、214)を取り囲むように� �ート絶縁膜207が形成され、それを取り囲む� �うにゲート電極208が形成されている。NMOSを� ��成する柱状シリコン層204の上部にN+上部拡� �層205が、PMOSを形成する柱状シリコン層214の� ��部にP+上部拡散層215が形成され、上部拡散� �(205、215)上にはシリサイド膜206が形成されて いる。
 ゲート電極より延在するゲート配線(208a、20 8b)上には1層目のコンタクト(209a、209b)が形成� ��れ、2層目のコンタクト210を通して入力配線 Vin2に接続される。下部拡散層上のシリサイ� �層203上に形成される1層目のコンタクト209cは 2層目のコンタクト210を通して出力配線Vout2に 接続される。NMOS柱状シリコン層上部の上部� �散層205上に形成される1層目のコンタクト209d は2層目のコンタクト210を通して接地電位配� �GND2に接続される。PMOS柱状シリコン層上部の 上部拡散層215上に形成される1層目のコンタ� �ト209eは2層目のコンタクト210を通して電源電 位配線Vcc2に接続される。

 以下に本発明の半導体装置を形成するた� ��の製造方法の一例を図9~図23を参照して説明 する。各図において(a)はDRAMセルアレイの平� �図、(b)はDRAMセルアレイ内のA-A’における断� ��図、(c)はCMOS回路部の例としてCMOSインバー� �ーの平面図、(d)はCMOSインバーターの断面図� ��ある。

 図9に示されるように、埋め込み酸化膜(10 1、201)上にSOI層が膜厚200nm程度形成されたSOI� �板を用いて、SOI層上にシリコン窒化膜等の� �スク(120、220)を成膜して、柱状シリコン層(10 4、204、214)をエッチングにより形成する。こ� ��とき、柱状半導体底部にシリコン層(102a、20 2a)を50nm程度の厚さで形成しておく。

 図10に示されるように、シリコン層(102a、 202a)のエッチングを行い、分離する。その後� ��イオン注入などにより不純物を注入し、シ� ��コン層にN+下部拡散層領域(102、202)またはP+� ��部拡散層領域212を形成する。DRAMセルアレイ 部においてはN+拡散層領域102はビット線にな� ��。

 図11に示されるように、ゲート絶縁膜(107� ��207)を成膜後、ゲート導電膜(108、208)をCVD法� ��しくはALD法により、柱状シリコン層(104、204 、214)を埋め込むように成膜する。

 図12に示されるように、CMPによりゲート� �電膜(108、208)を研磨し、ゲート導電膜の上面 を平坦化する。ゲート導電膜の上部をCMPによ って平坦化することにより、ゲート導電膜の 形状が改善され、ゲート長の制御が容易にな る。CMPにおいては、柱状シリコン層上部のシ リコン窒化膜(120、220)をCMPのストッパーとし� ��使用する。シリコン窒化膜(120、220)をCMPス� �ッパーとして使用することにより、再現性� �くCMP研磨量を制御することができる。なお� �CMPのストッパー膜としては、シリコン窒化� �以外にも、CMPのストッパー膜として機能す� �ものであれば、他の膜を使用することがで� �、そのような膜をSOI層上に予め成膜してお� �こともできる。

 図13に示されるように、ゲート絶縁膜(107� ��207)及びゲート導電膜(108、208)をエッチバッ� ��することにより、ゲート長を決定する。

 図14に示されるように、所望のゲート電� �の膜厚分だけシリコン窒化膜を成膜して、� �のシリコン窒化膜をエッチバックすること� �よりシリコン窒化膜サイドウォール(124、224) を形成する。シリコン窒化膜サイドウォール (124、224)の膜厚がゲート電極の膜厚となるた� ��、所望のゲート膜厚となるように、シリコ� ��窒化膜の成膜膜厚を調整し、さらにエッチ� ��ック量で微調整することによって、最終的� ��シリコン窒化膜サイドウォール膜厚を調整� ��る。なお、ここでは、サイドウォール用の� ��護膜として、シリコン窒化膜を用いたが、� ��れ以外にも、サイドウォール用の保護膜と� ��て機能する保護膜であれば、例えば、シリ� ��ン酸化膜のようなものも用いることができ� ��。

 図15に示されるように、レジストまたは� �層レジストを塗布し、リソグラフィーによ� �ゲート配線パターンをレジスト(121、221)によ り形成する。DRAMセル部においては、ゲート� �線121により、ワード線が形成される。

 図16に示されるように、レジスト(121、221) をマスクとして、ゲート導電膜およびゲート 絶縁膜エッチングして、ゲート電極(108、208)� ��よびゲート配線(108a、208a、208b)を形成する� �DRAMセルアレイ部においては、ゲート配線108a はワード線である。

 図17に示されるように、柱状シリコン上� �のシリコン窒化膜(120、220)およびシリコン窒 化膜サイドウォール(124、224)をウェットエッ� ��またはドライエッチにより除去する。

 図18に示されるように、不純物注入等によ� �柱状シリコン層(104、204)の上部にPやAsなどの 不純物を導入し、N+ソース拡散層(105、205)を� �成する。また、柱状シリコン層214の上部にB� ��BF ² などの不純物を導入し、P+ソース拡散層215を� ��成する。

 図19に示されるように、10nm~50nm程度のシ� �コン窒化膜(122、222)を成膜する。

 図20に示されるように、シリコン窒化膜(1 22、222)をエッチバックして、柱状シリコン層 の側壁およびゲート電極の側壁をシリコン窒 化膜で覆う構造にする。

 図21に示されるように、CoやNiなどの金属を� ��パッタして、熱処理を行うことにより、ソ� ��スドレイン拡散層を選択的にシリサイド化� ��て、シリサイド層(103、203、106、206)を形成� �る。
 ここで、柱状シリコン層およびゲート電極� ��側壁を覆っているシリコン窒化膜(122、222)� �より、シリサイド層に起因するドレイン-ゲ� ��ト間およびソース-ゲート間のショートを抑 制することができる。

 図22に示されるように、層間膜であるシ� �コン酸化膜形成後に1層目のコンタクト(109、 209a~209e)をDRAMセルアレイ部とCMOSインバーター 部に形成する。

 図23に示されるように、DRAMセルアレイ部� ��は従来のスタック型DRAMに用いられているの と同様な方法で容量素子を形成する。容量素 子は金属である下部電極110および絶縁膜111、 金属である上部電極112よりなる。CMOSインバ� �ター部においてはDRAMセルアレイ部の容量素� ��形成後に、第2層目のコンタクト210を第1層� �のコンタクト(209a~209e)上に形成することによ り配線層との接続を行う。

 本発明においては、すべてのコンタクト� ��金属で形成されており、容量素子の電極も� ��属で形成される。通常のスタック型DRAMにお いては、コンタクトの一部や容量電極は不純 物がドープされたポリシリコンで形成される ことが多い。コンタクトや容量素子電極がポ リシリコンなどで形成される場合には、成膜 時や活性化熱処理に生じる熱履歴によりトラ ンジスタの不純物分布が影響を受け、ボロン の抜きぬけによるしきい値変動や、ショート チャネル特性の悪化などが生じることがある 。このため、ゲート長の短いトランジスタを 使用する場合には、良好なトランジスタ特性 を保つために、ポリシリコンなどの比較的高 い温度(600~700℃)が必要な材料は使わずに、比 較的低温で成膜できるTiNやWなどの金属(成膜� ��度~500℃)でコンタクトや容量素子電極を形� �する必要がある。

 本発明においては、DRAMセルアレイ部の選 択トランジスタと周辺回路部やロジック回路 部におけるトランジスタを同一の構造にて形 成しているため、製造工程数が少ない。また 、DRAM部における容量素子は従来のスタック� �DRAMにおいて使用されている技術をそのまま� ��用することができるので、新規に容量素子� ��開発する必要がない。

 本発明においては、CMOS回路が使用される 周辺回路部やロジック回路部において、N+下� ��拡散層とP+下部拡散層とを拡散層上に形成� �れるシリサイド層により直接接続でき、N+下 部拡散層とP+下部拡散層を接続するためのコ� ��タクトや、素子分離を形成する必要がない� ��め、CMOS回路の面積を縮小することができる 。通常DRAMにおいては、全チップ面積のうち� �半分程度が周辺回路で構成されており、周� �回路の多くがCMOS回路であることから、上記� ��効果によるチップ面積の縮小が期待できる� ��また、DRAM混載ロジックデバイスにおいては 、DRAM以外のロジック回路部では大部分の回� �がCMOS回路で構成されるためさらに面積縮小� ��効果は大きくなる。

 また、本発明においては、CMOS回路部のト ランジスタのソースドレイン拡散層上にシリ サイド層が形成されるため、ソースドレイン 部の寄生抵抗が減少し、高性能なトランジス タを形成することができる。

 本実施例におけるCMOSインバーター部の断 面構造を図24に示す。本実施例と実施例1にお いてはCMOSインバーターなどのCMOS回路部の断� ��構造のみ異なり、その他の点については同� ��である。

 実施例1においては、インバーター部のコ ンタクトは2段積層構造になっているが、DRAM� ��セルサイズが小さくなってくると、十分な� ��積電荷量を確保するために容量素子Cs1の高� ��を増やす必要があるため、2段目のコンタク ト210が深くなり、加工面において形成するの が困難になることがある。そのような場合に は、2段目のコンタクト210を、図24に示したよ うに、2段目のコンタクト310aと3段目のコンタ クト310bに分割して形成することによりコン� �クトの形成を容易にすることができる。こ� �ようなコンタクト構造にすることにより、� �ルサイズが小さくなり、高さが大きい容量� �子が必要になる場合においても、十分な蓄� �電荷量を確保しつつ、容易にコンタクトを� �成することができる。

 本実施例においては、DRAMセルアレイ部を シリサイド化しない構造及び製造方法を提供 する。実施例1においては、DRAMセル部におい� ��もシリサイド化を行ったが、DRAMセルの選択 トランジスタの拡散層をシリサイド化するた めには、ソースドレイン領域の不純物濃度を 増加しなければならず、接合リークが増加す るため、ホールド特性が悪化する。本実施例 においては製造工程数は増加するが、ホール ド特性のよいDRAMを提供することができる。

 DRAMセル部の平面図は下部拡散層及び上部拡 散層上にシリサイド層が形成されていない点 を除いて図3と同一である。
 図25および図26を参照して、DRAMセル部の断� �構造について説明する。図25は図3のA-A’に� �応する断面図、図26は図3のB-B’に対応する� �面図である。
 埋め込み酸化膜401上に下部拡散層402が形成� ��れ、下部拡散層402はビット線BL(n)であり、� �通のセンスアンプを持つ複数の選択トラン� �スタにより共通化され、セルアレイ端にお� �て周辺回路に接続される。シリコン層より� �る下部拡散層402上には柱状シリコン層404が� �成され、柱状シリコン層404を取り囲むよう� �ゲート絶縁膜407およびゲート電極408が形成� �れる。ゲート電極408より延在するゲート配� �408aはワード線WL(n)であり、共通のワードド� �イバ回路を持つ複数の選択トランジスタに� �って共通化されており、セルアレイ端で周� �回路に接続される。柱状シリコン層上部に� �上部拡散層405が形成され、上部拡散層405は� �ンタクト409に接続され、コンタクト409は容� �素子Cs1の下部電極410に接続されている。容� �絶縁膜411を介して存在する上部電極412が形� �される。

 図27にCMOS回部部の一例であるCMOSインバー ターの断面図を示す。CMOSインバーターにお� �ては、ソースドレイン拡散層にシリサイド� �(503、506)が形成されており、実施例1と同様� �構造を持つ。

 以下に本実施例の半導体装置を形成するた� ��の製造方法の一例を図28~図29を参照して説� �する。各図において(a)はDRAMセルアレイの平� ��図、(b)はセルアレイ内のA-A’における断面� ��、(c)はCMOS回路部の例としてCMOSインバータ� �の平面図、(d)はCMOSインバーターの断面図で� ��る。
 図19のシリコン窒化膜(122、222)成膜工程まで は実施例1と同一であるので、図19以降の工程 について、以下に説明する。

 図28を参照して、DRAM部はシリコン窒化膜5 22で覆われたままとし、周辺回路部のみシリ� ��ン窒化膜522をエッチバックしてソースドレ� ��ン拡散層を露出させる。

 図29に示されるように、CoやNiなどの金属� ��スパッタして、熱処理を行うことにより、C MOSインバーター部のみソースドレイン拡散層 を選択的にシリサイド化して、下部拡散層上 のシリサイド層503および柱状シリコン層上部 のソース拡散層上のシリサイド層506を形成す る。

 コンタクト形成以降の工程については、� ��22からの工程と同一であるので、ここでは� �略する。

 上記のように本実施例においては、DRAMセ ル部における良好なホールド特性を持つ選択 トランジスタと周辺回路部における高性能な トランジスタを同時に形成することができる 。

 図30に本発明のDRAMのセルアレイ領域と周辺� ��路部の模式図およびデータ線方向の周辺回� ��部の等価回路を示す。周辺回路の構成とし� ��は、ここでは最小限必要な回路として、プ� ��チャージ回路PC、センスアンプSA、列選択ス イッチYSを示した。セルアレイ構成はビット� ��とワード線交点にセルが配置されるクロス� ��イント型であり、ビット線の構成はセンス� ��ンプに接続されるビット線対が左右に配置� ��れた異なるセルアレイに形成される開放型� ��ット線としている。このため、それぞれの� ��路はビット線ピッチの2倍の幅、つまり4Fの� ��に配置できるように設計されなければなら� ��い。
 以下に、4Fの幅に配置することが可能なレ� �アウトを持つそれぞれの回路の実施例につ� �て示す。

 図31(a)にセンスアンプSAの等価回路図を、 (b)にセンスアンプのレイアウトを示す。図31( a)に示されるように、センスアンプはNMOSトラ ンジスタであるSn1およびSn2と、PMOSトランジ� �タであるSp1およびSp2より構成される。Sn1とSn 2は接地電位GND6に接続され、Sp1とSp2は電源電� ��Vcc6に接続される。センスアンプによって、 メモリセルから読み出される電荷により生じ るビット線BLとBLB間の微小な電位差δVをVccに� ��幅することができる。

 図31(b)を参照して、センスアンプのレイ� �ウトについて説明する。センスアンプ部の� �ット線BL(n)およびBLB(n)は第2層配線により形� �され、電源電位に固定されるVcc6配線および� ��地電位に固定されるGND6配線は第1層配線に� �り形成される。ビット線BL(n)は表面にシリサ イド層が形成された拡散層604上に形成された コンタクト601と接続され、NMOSであるSn1およ� �PMOSであるSp1の下部拡散層に接続される。ビ� ��ト線BLB(n)は表面にシリサイド層が形成され� ��拡散層605上に形成されたコンタクト602と接� ��されNMOSであるSn2およびPMOSであるSp2の下部� �散層に接続される。また、ビット線BL(n)は、 Sn2およびSp2のゲート電極より延在するゲート 配線上に形成されるコンタクト604と接続され 、ビット線BLB(n)は、Sn1およびSp1のゲート電極 より延在するゲート配線上に形成されるコン タクト603と接続される。NMOSであるSn1およびSn 2の上部拡散層に形成されるコンタクトは第1� ��配線である接地電位のGND6配線に接続され、 PMOSであるSp1およびSp2の上部拡散層に形成さ� �るコンタクトは第1層配線である電源電位のV cc6配線に接続される。

 図31(b)に示したN+注入領域(610、611)において� ��下部拡散層にはPやAsなどの不純物が注入さ� ��N+拡散層になり、P+注入領域612においては下 部拡散層にはBやBF ² などの不純物が注入されP+拡散層になる。N+� �散層とP+拡散層はそれらの表面に形成された シリサイド層により直接接続されるため、N+� ��散層とP+拡散層を接続するためのコンタク� �や素子分離を形成する必要がなく回路の占� �面積を縮小することができる。

 本実施例においては、センスアンプを構� ��する各トランジスタSn1、Sn2、Sp1、Sp2は1個の 柱状シリコン層よりなるSGTにより形成される 場合について示したが、回路の性能の要求に より各トランジスタは複数の柱状シリコン層 よりなるSGTによって形成されてもよい。

 図32の(a)にプリチャージ回路PCの等価回路 図を、(b)にプリチャージ回路のレイアウトを 示す。図32(a)を参照して、プリチャージ回路� ��一例について説明する。プリチャージ回路� ��、ビット線BLと電源電位の1/2の電圧に固定� �れたVcc/2配線とを接続するNMOSトランジスタEn 1と、ビット線BLBと電源電位の1/2の電圧に固� �されたVcc/2配線とを接続するNMOSトランジス� �En2と、ビット線BLとビット線BLBを接続するNMO SトランジスタEn3より構成される。プリチャ� �ジ信号RPに“1”のデータが入力されること� �よってEn1、En2、En3がすべてオンになり、ビ� �ト線BLとVcc/2配線が接続され、ビット線BLBとV cc/2配線が接続され、ビット線BLとビット線BLB が接続されることにより、ビット線BLとBLBが� ��もにVcc/2にプリチャージされる。

 図32(b)を参照して、プリチャージ回路の� �イアウトについて説明する。プリチャージ� �路部のビット線BLおよびビット線BLBは第2層� �線により形成され、Vcc/2配線およびプリチャ ージ信号線RPは第1層配線により形成される。 ビット線BL(n)は表面にシリサイド層が形成さ� ��たN+拡散層623上に形成されたコンタクト621� �接続され、En1を通してVcc/2配線と接続される 。ビット線BLB(n)は表面にシリサイド層が形成 されたN+拡散層624上に形成されたコンタクト6 22と接続され、En2を通してVcc/2と接続される� �ビット線BL(n)は、En3上部に形成されるコンタ クトによりEn3の上部拡散層と接続され、En3を 通してBLB(n)と接続される。トランジスタEn1~En 3のゲート電極はゲート配線626上に形成され� �コンタクト625を通してプリチャージ信号RPに 接続され、回路動作が制御される。

 本実施例においては、プリチャージ回路� ��構成する各トランジスタEn1、En2、En3は1個の 柱状シリコン層よりなるSGTにより形成される 場合について示したが、回路の性能の要求に より各トランジスタは複数の柱状シリコン層 よりなるSGTによって形成されてもよい。

 図33の(a)に列選択スイッチYSの等価回路図 を、(b)に列選択スイッチのレイアウトを示す 。図33(a)に示されるように、列選択スイッチ� ��号YSに“1”の信号が入力されることにより� ��NMOSであるYn1およびYn2がオンになり、ビット 線BLおよびBLBの信号がI/O回路に接続されてい� ��グローバルビット線GBLとGBLBに読み出される 。

 図33(b)を参照して、列選択スイッチのレ� �アウトについて説明する。列選択スイッチ� �のビット線BL(n)およびBLB(n)は第2層配線によ� �形成され、グローバルビット線GBLおよびGBLB� ��第1層配線により形成される。ビット線BL(n)� ��NMOSトランジスタであるYn1を形成する柱状シ リコン層の上部拡散層に形成されるコンタク ト641と接続され、Yn1がオンになることにより 、データがN+拡散層である647上に形成される� ��ンタクト644を通じてGBLに転送される。また� ��ビット線BLB(n)はNMOSトランジスタであるYn2を 形成する柱状シリコン層の上部拡散層に形成 されるコンタクト642と接続され、Yn2がオンに なることにより、データがN+拡散層である646� ��に形成されるコンタクト642を通じてGBLBに転 送される。列選択トランジスタYn1およびYn2の ゲート電極より延在するゲート配線上にはコ ンタクト645が形成され、列選択スイッチ信号 が入力される第1層配線であるYS(n)に接続され る。

 本実施例においては、センスアンプを構� ��する各トランジスタYn1、Yn2は1個の柱状シリ コン層よりなるSGTにより形成される場合につ いて示したが、回路の性能の要求により各ト ランジスタは複数の柱状シリコン層よりなる SGTによって形成されてもよい。