本申请要求了 2011年 6月 20日提交的、申请号为 201 1 10166632.1、 发明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优先 权， 其全部内容通过引用结合在本申请中。 技术领域

本发明涉及半导体制造领域， 尤其涉及一种半导体结构及其制造 方法。 背景技术

为了提高集成电路芯片的性能和集成度， 器件特征尺寸按照摩尔 定律不断缩小， 目前已经进入纳米尺度。 随着器件体积的缩小， 功耗 与漏电流成为最关注的问题， 一系列在 MOSFET长沟道模型中可以忽 略的效应变得愈发显著， 甚至成为影响性能的主导因素， 这种现象统 称为短沟道效应。 短沟道效应导致器件的电学性能恶化， 如造成栅极 阈值电压下降、 功耗增加以及信噪比下降等问题。

为了改善短沟道效应， 超陡倒掺杂阱（ SSRW )被引入到半导体场 效应器件中。 超陡倒掺杂阱具有低高低 （或低高） 的沟道掺杂分布， 沟道表面区域维持低掺杂浓度， 通过离子注入等合适的方法在沟道表 面以下的区域内形成高掺杂区， 减小源 /漏区耗尽层宽度， 避免源漏穿 通、 阈值电压增加导致漏电流增大等短沟道效应。

在 MOS管结构上， 绝缘体上硅 SOI ( Silicon on Insulator )结构因 能很好地抑制短沟效应， 提高器件按比例缩小的能力， 已成为深亚微 米及纳米级 MOS器件的优选结构。

随着 SOI技术的不断发展，在现有技术文献 "Silicon-on-Nothing - an Innovative Process for Advanced CMOS" ( IEEE电子器件会刊， 第 147卷 2000年第 11期） 中， Malgorzata Jurcazak, Thomas Skotnicki, M. Paoli等人提出了一种将沟道区制备在空腔上的� ��型 SOI器件 -SON ( Silicon on Nothing ) 器件结构。

SON ( Silicon on Nothing ) 是一项由法国 CEA-Leti和 ST意法半 导体公司为 90nm及其以下技术节点的 CMOS制程发展起来的高级技 术， SON通过 "空腔" 结构在沟道下形成局域的绝缘体上硅， 所述空 腔可以是空气间隙或是氧化物填充。 与 SOI器件相比， 空腔结构的介 电常数显著减小， 大大减小了埋氧层二维电场效应的影响， DIBL效应 可以大大降低， 而且可以通过控制硅膜厚度和空腔高度， 得到很好的 短沟特性， 获得较为陡直的亚阈值斜率， 同时可以改善 SOI器件的自 加热效应， 以及可以采用体硅代替较昂贵的 SOI 片作为原始晶片， 被 认为是代替 SOI技术的一个首选结构。

制备 SON 器件最关键的问题是如何制备空腔层。 SON结构提出 之初， 采用的是外延 SiGe牺牲层工艺。后续又有文献报道了用氦（He ) 离子注入附加退火或氢-氦（H-He ) 离子联合注入附加退火的方法制备 SON器件。 外延 SiGe牺牲层工艺增加了器件制作的工艺步骤， 同时增 加了工艺的复杂度； 而随着器件特征尺寸的缩小， 对器件超浅结深的 要求也使得离子注入成为一个难题， 现有技术要真正用到目前的超大 规模集成电路制造工艺中还面临着许多挑战。

如何在 SON器件中应用超陡倒掺杂阱， 进一步抑制短沟道效应， 提高器件的性能， 也还有许多技术难题待解决。 发明内容

本发明旨在至少解决上述技术缺陷， 提供一种半导体器件结构及 其制造方法， 降低成本， 简化工艺步骤， 同时结合超陡倒掺杂阱技术， 减小短沟道效应， 提高半导体器件的性能。

为达上述目的， 本发明提供了一种半导体结构， 该结构包括衬底、 半导体基体、 半导体辅助基体层、 空腔、 栅极堆叠、 侧墙、 源 /漏区， 其中：

所述栅极堆叠位于所述半导体基体之上；

所述侧墙位于所述栅极堆叠的侧壁上；

所述源 /漏区嵌于所述半导体基体中， 位于所述栅极堆叠的两侧； 所述空腔嵌于所述村底中；

所述半导体基体悬置于所述空腔上方， 在沿栅极长度的方向上， 所述半导体基体中间的厚度大于其两侧的厚度 ， 在沿栅极宽度的方向 上， 所述半导体基体两侧与所迷衬底相连； 所述半导体辅助基体层位于所述半导体基体的 侧壁上， 所述半导 体辅助基体层与所述源漏区具有相反的掺杂类 型， 且其掺杂浓度高于 所述半导体基体的掺杂浓度。

其中， 所述半导体辅助基体层的掺杂浓度为 5 x l0 ¹⁸ ~ 5 x 10 ¹⁹ cm" ³ , 其厚度为 10 〜 20nm。 对于 PMOS， 所述半导体辅助基体层的掺 杂类型为 N型； 对于 NMOS, 所述半导体辅助基体层的掺杂类型为 P 型。

相应地， 本发明还提供了一种半导体结构的制造方法， 该方法包 括：

( a )提供衬底， 在所述衬底上形成栅极堆叠， 在所述栅极堆叠的 侧壁形成侧墙；

( b )在所述栅极堆叠两侧的衬底上形成凹槽， 湿法腐蚀所述栅极 堆叠两侧的凹槽， 使其穿通， 形成空腔， 悬置在所述空腔上的衬底部 分形成半导体基体；

( c ) 在所述半导体基体的侧壁上形成半导体辅助基 体层；

( d ) 形成源 /漏区。

其中， 形成所述凹槽的方法为：

在所述衬底和栅极堆叠上形成掩膜层；

在所述掩膜层上覆盖一层光刻胶， 通过曝光显影在光刻胶上形成 开口， 所述开口位于所述栅极堆叠的两侧；

刻蚀所述开口中的掩膜层， 去掉所述光刻胶；

刻蚀所述衬底， 在栅极堆叠的两侧形成凹槽。

根据本发明提供的半导体结构及其制造方法， 采用常用的半导体 刻蚀工艺， 在普通晶片上即可制造出 SON ( silicon-on-nothing )器件结 构， 极大地简化了工艺， 降低了成本， 提高了效率。 同时， 通过在半 导体器件中形成超陡倒掺杂阱结构， 抑制短沟道效应， 进一步提高半 导体器件的性能。 附图说明

本发明上述的和 /或附加的方面和优点从下面结合附图对实施� � 的描述中将变得明显和容易理解， 其中：

图 1是根据本发明的半导体结构的制造方法的一� �具体实施方式 的流程图；

图 2至图 9为根据图 1示出的方法制造半导体结构过程中该半导 体结构在各个制造阶段的剖面结构示意图。 具体实施方式

下面详细描述本发明的实施例，所述实施例的 示例在附图中示出， 类似功能的元件。 ⁵ 面通过参 附图描 实施例是示;列性的， 于解释本发明， 而不能解释为对本发明的限制。 下文的公开提供了许 多不同的实施例或例子用来实现本发明的不同 结构。 为了简化本发明 的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅 为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子 中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供 了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的 第一特征在第二特征之 "上" 的结构可以包括第一和第二特征形成为 直接接触的实施例， 也可以包括另外的特征形成在第一和第二特征 之 间的实施例， 这样第一和第二特征可能不是直接接触。

下面首先对本发明提供的半导体结构进行概述 ， 请参考图 9。 该 半导体结构包括衬底 100、 半导体基体 250、 半导体辅助基体层 260、 空腔 410、 栅极堆叠、 侧墙 230、 源 /漏区 500, 其中：

所述栅极堆叠位于所述半导体基体 250之上；

所述侧墙 230位于所述栅极堆叠的侧壁上；

所述源 /漏区 500嵌于所述半导体基体 250中， 位于所述栅极堆叠 的两侧；

所述空腔 410嵌于所述衬底 100中；

所述半导体基体 250悬置于所述空腔 410上方， 在沿栅极长度的 方向上， 所述半导体基体 250 中间的厚度大于其两侧的厚度， 在沿栅 极宽度的方向上， 所述半导体基体 250与所述衬底相连；

所述半导体辅助基体层 260位于所述半导体基体 250的侧壁上， 所述半导体辅助基体层 260与所述源 /漏区 500具有相反的掺杂类型， 且其掺杂浓度高于所述半导体基体 250的掺杂浓度。

其中， 所述栅极堆叠包括栅介质层 200和栅极 210， 可选地， 所 述栅极堆叠还包括位于所述栅极之上的覆盖层 220。

其中，所述半导体辅助基体层 260的掺杂浓度为 5 x 10 ¹⁸ ~ 5 x 10 ¹⁹ cm- ³ , 其厚度为 10 〜 20nm。 对于 PMOS， 所述半导体辅助基体层 260 的掺杂类型为 N型； 对于 NMOS, 所述半导体辅助基体层 260的掺杂 类型为 P型。

下面对该半导体结构的制造方法进行阐述。

请参考图 1 , 该方法包括：

步骤 S101 , 提供衬底 100, 在所述衬底 100上形成栅极堆叠， 在 所述栅极堆叠的侧壁形成侧墙 230;

步骤 S102, 在所述栅极堆叠两侧的衬底上形成凹槽 400， 湿法腐 蚀所述栅极堆叠两侧的凹槽 400， 使其穿通， 形成空腔 410， 悬置在所 述空腔 400上的村底部分形成半导体基体 250;

步骤 S103 , 在所述半导体基体 250的侧壁上形成半导体辅助基体 层 260;

步骤 S104, 形成源 /漏区 500。

下面结合图 2至图 9对步骤 S101至步骤 S104进行说明。 需要说 明的是， 本发明各个实施例的附图仅是为了示意的目的 ， 因此没有必 要按比例绘制。

参考图 2, 在步骤 S101 中， 提供衬底 100， 随后在所述衬底 100 上形成栅极堆叠， 在所述栅极堆叠的侧壁形成侧墙 230。 所述栅极堆叠 包括栅介质层 200和栅极 210, 可选地， 所述栅极堆叠还包括位于所述 栅极之上的覆盖层 220。

在本实施例中，衬底 100为单晶硅。优选地，衬底的晶向为 {100}。 根据现有技术公知的设计要求 (例如 P型村底或者 N型衬底），衬底 100 可以包括各种掺杂配置。 其他实施例中衬底 100还可以包括单晶 Ge、 单晶 SiGe或其组合。 典型地， 衬底 100的厚度可以是但不限于约几百 微米， 例如可以在 400μιη -800μιη的厚度范围内。

在形成栅极堆叠时， 首先在衬底 100上形成栅介质层 200， 在本 实施例中， 所述栅介质层 200可以为氧化硅、 氮化硅或其组合形成， 在其他实施例中， 所迷栅介质层 200也可以是高 Κ介质， 例如， Hf0 ₂ 、 HfSiO、 HfSiON、 HfTaO> HfTiO、 HfZrO, A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO 中的一种或其组合， 其厚度可以为 lnm -5nm, 如 2nm、 4nm。 所述栅 极 210 可以是通过沉积形成的重掺杂多晶硅， 或是先形成功函数金属 层（对于 NMOS, 例如 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa _x , NiTa _x 等，对于 PMOS ,例如 MoN _x , TiSiN, TiCN, TaAlC, TiAIN, TaN， PtSi _x , Ni ₃ Si， Pt， Ru， Ir， Mo, HfRu, RuO _x ) , 其厚度可以为 lnm-20nm, 如 3nm、 5nm、 8nm、 10nm、 12nm或 15nm, 再在所述功 函数金属层上形成重掺杂多晶硅、 Ti、 Co、 Ni、 Al、 W或其合金等而 形成栅极 210。 最后在栅极 210上形成覆盖层 220, 例如通过沉积氮化 硅、 氧化硅、 氮氧化硅、 碳化硅或其组合形成， 用以保护栅极 210 的 顶部区域。

接着， 在所述栅极堆叠的侧壁上形成侧墙 230， 用于将栅极隔离 保护。 所述侧墙 230 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅或其 组合， 和 /或其他合适的材料形成， 可以具有多层结构。 所述侧墙 230 可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 lOnm-lOOnm, 如 30nm、 50nm或 80nm。

参考图 3、 图 4和图 5, 在步骤 S102中， 在所述栅极堆叠两侧的 衬底上形成凹槽 400， 湿法腐蚀所述栅极堆叠两侧的凹槽 400, 使其穿 通， 形成空腔 410， 跨接在所述空腔 400上的衬底部分形成半导体基体 250。

首先， 在所述衬底 100上形成凹槽 400, 具体方法是， 在所述衬 底 100和栅极堆叠上形成掩膜层 300,在所述掩膜层 300上覆盖一层光 刻胶， 通过曝光显影在光刻胶上形成开口， 所述开口位于所述栅极堆 叠的两侧， 所述光刻胶未在图中显示。 刻蚀所述开口中的掩膜层 300， 在掩膜层上形成开口 310， 去掉所述光刻胶， 如图 3所示。 在本实施例 中， 所述开口 310的一边接于所述侧墙 230。 在本发明的其他一些实施 例中， 在所述开口 310和所述侧墙 230之间也可以隔着部分所述掩膜 层 300， 可以根据所设计的半导体器件的尺寸等进行合 理的设置。 然后 刻蚀所述衬底 100, 在栅极堆叠的两侧形成凹槽 400， 如图 4所示。 所 述掩膜层 300 的材料是氧化硅、 氮化硅、 氮氧化硅或其组合， 可以通 过化学气相淀积等合适的方法形成在所述村底 上， 刻蚀所述掩膜层的 方法包括干法刻蚀 RIE， 或采用合适的腐蚀液进行湿法腐蚀。 所迷掩膜 层的厚度可以根据设计要求进行控制， 其厚度范围是 1〜5 μ πι。 刻蚀所 述衬底形成凹槽 400的方法为干法刻蚀 RIE, 通过调整和控制 RIE设 备的气体流量、 组分、 功耗等， 可以获得陡直的侧壁， 或者根据需要， 使得横向钻蚀增加。 在本实施例中， 干法刻蚀出的凹槽 400 具有近乎 陡直的侧壁， 在后续湿法腐蚀中， 利用湿法腐蚀的各向异性， 使栅极 堆叠两侧的所述凹槽 400相互穿通。 在本发明的其他一些实施例中， 也可以通过调整干法 RIE的工艺参数， 增加刻蚀出凹槽 400的横向钻 蚀程度， 有助于在后续步骤中， 使所述凹槽 400穿通。

如图 5所示， 在所述栅极堆叠两侧的衬底中形成凹槽 400后， 采 用湿法腐蚀工艺继续腐蚀所述凹槽 400， 使栅极堆叠两侧的凹槽穿通， 形成空腔 410， 悬空跨接在所述空腔上方的衬底部分形成半导 体基体 250, 在后续工艺步骤中， 可以在半导体基体 250中形成源 /漏区， 同时 半导体基体 250也作为半导体器件的沟道区， 在沿栅极宽度的方向上， 所述半导体基体的两端与所述衬底 100相连。 在本实施例中， 所述衬 底的晶向为 { 100}， 湿法腐蚀的腐蚀液可以是氢氧化钾（ΚΟΗ ) 、 四曱 基氢氧化铵 （ΤΜΑΗ ) 或乙二胺-邻苯二酚 （EDP ) 等， 或其组合， 腐 蚀液的浓度为 5~40%质量百分比， 反应温度为 40°C~90°C。 由于 KOH、 TMAH等腐蚀液对单晶硅腐蚀具有各向异性， 对 { 1 1 1 }晶面的腐蚀速率 与其他晶面的腐蚀速率之比约为 1 : 100， 因此对 { 1 11 }晶面基本不腐蚀， 如图 5所示， 所述空腔 410的侧壁皆为腐蚀停止面， 晶面为 { 1 1 1 }。 利 用各向异性腐蚀， 使得所述凹槽结构穿通。

执行步骤 S103 , 在所述半导体基体 250的侧壁上形成半导体辅助 基体层 260。 参考图 6， 通过原位掺杂外延的方法， 在所述半导体基体 250的侧壁以及所述空腔 400的表面形成半导体辅助基体层 260。 所述 半导体辅助基体层 260 具有与所要形成的器件类型相反的掺杂类型。 对于 PMOS, 所述半导体辅助基体层 260 的掺杂类型为 N 型； 对于 NMOS, 所述半导体辅助基体层 260的掺杂类型为 P型。在外延生长所 述半导体辅助基体层 260 的同时， 同步进行原位掺杂， 使得所述半导 体辅助基体层 260的掺杂浓度高于所述半导体基体 250，从而减小了源 /漏区耗尽层厚度，有效地减小短沟道效应。� �述半导体辅助基体层 260 的掺杂浓度为 5 X 10 ¹⁸ 〜 5 X 10 ¹⁹ cm— ³ ， 其厚度为 10 〜 20nm。 所述原位 掺杂外延生长的具体工艺， 如工艺温度、 反应时间及掺杂粒子均可根 据产品设计灵活调整， 不再赘述。

参考图 7 , 执行步骤 S104 , 形成源 /漏区 500。 形成源 /漏区 500的 方法为离子注入、 扩散、 原位掺杂外延或其组合。 对于 PMOS来说， 源 /漏区 500可以是 P型掺杂，对于 NMOS来说， 源 /漏区 500可以是 N 型掺杂。 然后对所述半导体结构进行退火， 以激活源 /漏区 500中的掺 杂， 退火可以采用包括快速退火、 尖峰退火等其他合适的方法形成。

在本发明的其他一些实施例中， 在形成源 /漏区 500之前， 可以通 过刻蚀部分侧墙 230, 以增大源 /漏区接触面积， 然后再进行离子注入 或掺杂， 形成源 /漏区 500， 具体如图 8所示。 随后， 去掉掩膜层 300, 如图 9所示， 还可以根据具体器件设计， 在空腔 410 中填充绝缘材料 (未在图中示出） 。 在完成半导体结构的制造后， 后续需要在整个半 导体结构上形成层间介质层，层间介质层材料 也必然会进入到空腔 410 中， 因此空腔 410中有否填充介质不影响本发明的实质。

虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离 本发明的精神和所附权利要求限定的保护范围 的情况下， 可以对这些 实施例进行各种变化、 替换和修改。 对于其他例子， 本领域的普通技 术人员应当容易理解在保持本发明保护范围内 的同时， 工艺步骤的次 序可以变化。

此外， 本发明的应用范围不局限于说明书中描述的特 定实施例的 工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开 内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或 者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步 骤， 其中它们执行与本发明描述的对应实施例大体 相同的功能或者获 得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明 所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法 或步骤包含在其保护范围内。