[0001]本申请要求了 2011年 10月 11 日提交的、 申请号为 201110306885.4、 发明名称为"一种半导体结构及其制造方法"的� ��国专利申请的优先权，其全部 内容通过引用结合在本申请中。 技术领域

[0002]本发明涉及半导体制造领域， 具体地说涉及一种半导体结构及其制造 方法。 背景技术

[0003]随着半导体行业的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空 间也需要进一步缩小 （目前已经达到纳米级） ， 因此半导体器件制造过程中 对工艺控制的要求较高。

[0004]限制金属氧化物半导体（MOS ) 晶体管尺寸进一步缩小的主要问题是 短沟道效应 （SCE ) , 且该现象主要发生在沟道长度小于 0.1微米时。 器件失 效包括但不仅限于 DIBL(漏极感应载流子势垒降低，即低的源漏极� ��穿电压）， 亚阈值泄露， 和阈值不稳定等。 这些问题统称为短沟道效应， 主要与界面层 的等效氧化层厚度 ( Equivalent Oxide Thickness , EOT )有关。

[0005】为提高器件电流传输能力， 需要减小等效氧化层厚度， 而这样会导致 迁移率下降。 现有技术中， 采用非对称 EOT设计， 即源端 EOT厚、 漏端 EOT 薄的设计。 这种结构可以有效避免迁移率下降， 并且可以有效增大器件电流 传输能力。 但是， 不均匀的 EOT制作工艺复杂， 电路版图设计也比较麻烦。

[0006] 因此， 目前需要一种能够筒化半导体制造工艺的对称 EOT结构及其制 造方法。 发明内容

[0007]本发明的目的在于提供一种半导体结构及 其制造方法， 利于在保证器 件性能的同时有效降低工艺难度。

[0008】根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方法包 括以下步骤：

( a ) 提供衬底， 在所述衬底上形成牺牲栅， 位于所述牺牲栅两侧的侧墙 和源 /漏区；

( b ) 形成覆盖所述源 /漏区、 所述牺牲栅以及所述侧墙的层间介质层； ( c ) 去除所述牺牲栅从而在所述侧墙内形成一个空 腔；

( d ) 在所述空腔内形成与侧墙内壁相接触的第一氧 吸收层；

( e ) 二氧吸收层， 所述第一氧吸收层的氧

( f ) 进行退火以使得所述衬底的表面形成界面层。

[0009】相应地， 根据本发明的另一个方面， 提供一种半导体结构， 该半导体 结构包括衬底、 源 /漏区、 栅堆叠、 界面层， 其中：

[0010]所述衬底具有沟道区；

[0011】所述源 /漏区形成于所述衬底之中， 位于所述沟道区两侧；

[0012]所述栅堆叠包括高 k介质层和所述高 k介质层上的栅极， 所述高 k栅介质 层位于所述沟道区上， 其中， 所述栅极包括第一氧吸收层和第二氧吸收层， 所述第一氧吸收层环绕所述第二氧吸收层的侧 壁形成， 所述第一氧吸收层 ( 250 ) 的氧吸收能力小于所述第二氧吸收层； ；

[0013】所述界面层位于所述高 k介质层的下方， 分为第一界面层和第二界面 层， 所述第一界面层分别靠近所述源 /漏区的源区和漏区， 所述第二界面层位 于所述第一界面层之间， 所述第一界面层的厚度大于所述第二界面层。

[0014]与现有技术相比， 本发明提供的半导体结构及其制造方法有以下 优点：

[0015]形成不同的氧吸收层， 并通过不同氧吸收层的吸收氧的能力差距在界 面层紧邻源 /漏区的部分形成较厚的 EOT, 而在界面层的中间部分形成较薄的 EOT。经研究表明，本发明的对称结构 EOT的器件可以达到不低于传统非对称 结构的 EOT器件的电流传输能力， 同时保证迁移率不退化。不对称的 EOT制作 工艺复杂， 电路版图设计也比较麻烦， 而形成对称结构 EOT在步骤、 工艺上 都可以得到大大筒化。 因此采用本发明的半导体结构及其制造方法可 以在保 证不降低器件电流传输能力， 同时不致迁移率退化的同时， 有效降低工艺、 步骤的难度。 附图说明

[0016]通过阅读参照以下附图所作的对非限制 性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：

[0017] 图 1 是根据本发明的半导体结构的制造方法的一个 具体实施方式的流 程图；

[0018] 图 2〜图 8为根据本发明的一个具体实施方式按照图 1示出的流程制造半 导体结构过程中该半导体结构各个制造阶段的 剖视结构示意图。

[0019]附图中相同或相似的附图标记代表相同 或相似的部件。 具体实施方式

[0020】为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。

[0021】下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似 的元件或具有相同或类似功能 的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。

[0022]下文的公开提供了许多不同的实施例或 例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当 然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不 同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供了的各 种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征 之 "上" 的结构可以包括第一和第二特征形成为直接接 触的实施例， 也可以 包括另外的特征形成在第一和第二特征之间的 实施例， 这样第一和第二特征 可能不是直接接触。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的 描述以避免不必要地限制本发 明。

[0023] 由于本发明提供的半导体结构有几种优选结构 ， 下面对一种优选结构 进行概述。

[0024] 实施例一：

[0025】参考图 8 , 图 8是本发明提供的一种半导体结构的剖视结构� �意图。 该 半导体结构包括衬底 100、 源 /漏区 110、 栅堆叠、 界面层， 其中：

[0026]所述衬底 100具有沟道区；

[0027]所述源 /漏区 110形成于所述衬底 100之中， 位于所述沟道区两侧；

[0028]所述栅堆叠包括高 k介质层 210和位于高 k介质层 210上的栅极， 所述高 k 栅介质层 210位于所述沟道区上， 其中， 所述栅极包括第一氧吸收层 250和第 二氧吸收层 260 , 所述第一氧吸收层 250环绕所述第二氧吸收层 260的侧壁形 成， 所述第一氧吸收层 250的氧吸收能力小于所述第二氧吸收层 260;

[0029]所述界面层位于所述高 k介质层 210的下方， 分为第一界面层 120和第二 界面层 130, 所述第一界面层 120分别靠近所述源 /漏区 110的源区和漏区， 所述 第二界面层 130位于所述第一界面层 120之间， 所述第一界面层 120的厚度大于 所述第二界面层 130。

[0030]所述第一界面层 120的厚度大于所述第二界面层 130, 形成了两边厚中 间薄的对称结构。 其中， 厚的部分， 也就是第二界面层 130的长度为整个界面 层的 80%以上， 其余 20%为所述第一界面层 120, 即为薄的部分， 在靠近源区 和靠近漏区上各占 10%。

[0031]上述第一氧吸收层 250和第二氧吸收层 260可以吸收氧， 因此能够通过 吸收氧来降低下面界面层的等效氧化层厚度（ EOT ) 。 由于第一氧吸收层 250 和第二氧吸收层 260的吸氧能力有差别， 因此形成的会形成具有不同等效氧化 层厚度的第一界面层 120和第二界面层 130。 第二界面层 130的厚度大于第一界 面层 120的厚度。 不同厚度的界面层可以有效控制半导体器件的 短沟道效应， 同时保证载流子迁移率不降低。

[0032]所述高 K介质层 210的材料可以为，例如 HfAlON、 HfSiAlON、 HfTaAlON、 HfTiAlON, HfON、 HfSiON, HfTaON, Hf iON中的一种或其组合。 其厚度 可以为 lnm -10nm, 例如 lnm、 5nm或 10nm。

[0033】第一氧吸收层 250和第二氧吸收层 260均可为选自 Ti、 Hf、 Ta、 W和 /或 它们的氮化物， 只要满足第一氧吸收层 250的氧吸收能力小于所述第二氧吸收 层 260即可。

[0034]可选的， 在形成第一氧吸收层 250和第二氧吸收层 260之前， 在高 k介质 层 210上形成功函数金属层， 可调节器件的阈值电压。 金属层可为纯金属 Ti、 Ta、 A1和 /或其他氮化物， 如 A1N、 TaAIN等。

[0035]下文中将结合本发明提供的半导体器件的 制造方法对上述优选实施例 进行进一步的阐述。

[0036】参考图 1 , 图 1是根据本发明的半导体结构的制造方法的一� �具体实施 方式的流程图， 该方法包括：

[0037]步骤 S101 , 提供衬底 100, 在所述衬底 100上形成源 /漏区 110、 牺牲栅以 及牺牲栅两侧的侧墙和源 /漏区。 牺牲栅包括高 k介质层 210、 多晶硅栅极 220、 覆盖所述多晶硅栅极的掩蔽层 230 (或者叫帽层）。在本发明的其他实施例中， 该掩蔽层 230为可选的；

[0038]步骤 S102 , 形成覆盖所述源 /漏区 110、 所述掩蔽层 230以及所述侧墙的 层间介质层 240;

[0039]步骤 S103 , 去除所述牺牲栅从而在所述侧墙内形成一个空 腔；

[0040]步骤 S104, 在所述空腔内形成与侧墙内壁相接触的第一氧 吸收层；

[0041]步骤 S105 , 在所述空腔的其余空间形成第二氧吸收层 260, 所述第一氧 吸收层 250的氧吸收能力小于所述第二氧吸收层；

[0042]步骤 S106, 进行退火以使得所述衬底 100的表面形成界面层。

[0043]下面结合图 2至图 8对步骤 S101至步骤 S106进行说明， 图 2至图 8是根据 本发明的多个具体实施方式按照图 1示出的流程制造半导体结构过程中该半 导体结构各个制造阶段各面的结构的剖面示意 图。 需要说明的是， 本发明各 个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。

[0044]步骤 S 101 ,提供衬底 100,参考图 2,衬底 100包括硅衬底（例如硅晶片）。 根据现有技术公知的设计要求（例如 P型衬底或者 N型衬底）， 衬底 100可以包 括各种掺杂配置。其他实施例中衬底 100还可以包括其他基本半导体，例如锗。 或者， 衬底 100可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷 化铟。 典型地， 衬底 100可以具有但不限于约几百微米的厚度， 例如可以在 400um-800um的厚度范围内。

[0045]在衬底 100上形成高 k介质材料。 高 k介质材料例如可以为 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON, HfTaON, HfTiON 中 的一种或其任意组合，高 k介质材料的厚度可以为 2nm~10nm,如 5nm或 8nm。 可以采用热氧化、 化学气相沉积（CVD )、 原子层沉积（ALD )等工艺来形成 高 k介质材料。 在本发明的其他实施例中， 这里也可以形成常规的介质层， 并在后续工艺去除牺牲栅时将其一并去除。

[0046]在高 k介质材料上沉积多晶硅材料。 可选用化学气相沉积等方法形成 多晶硅层。

[0047】形成覆盖多晶硅栅极的掩蔽层材料。 在本发明的其他实施例中， 该掩 蔽层材料的形成为可选的。 然后以栅极图案为掩膜， 刻蚀所述掩蔽层材料、 多晶硅材料以及栅介质材料， 从而形成牺牲栅。 该牺牲栅可以包括高 k栅介 质层 210、 多晶硅栅极 220以及掩蔽层 230。 本发明并不局限于此， 在本发明 的其他实施例中， 在这个步骤也可以不刻蚀所述栅介质材料。 那么可以认为 牺牲栅包括多晶硅栅极 220以及掩蔽层 230。

[0048】掩蔽层材料可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 / 或其他合适的材料形成。

[0049】接着可以进行源漏延伸注入和晕环注� ��， 从而形成源漏延伸区和晕环 注入区。

[0050]然后环绕牺牲栅形成侧墙。

[0051]源 /漏区 110可以通过向衬底 100中注入 P型或 N型掺杂物或杂质而形 成， 例如， 对于 PMOS来说， 源 /漏区 110可以为 P型掺杂， 对于 NMOS来 说， 源 /漏区 110可以为 N型掺杂。 源 /漏区 110可以由包括光刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 在本实施例中， 源 /漏区 110在衬底 100 内部， 在其他一些实施例中， 源 /漏区 110可以是通过选择性外延生长所形成 的提升的源漏极结构， 其外延部分的顶部高于栅极堆叠底部 （本说明书中所 指的栅极堆叠底部意指栅极堆叠与半导体衬底 100的交界线）。 [0052]步骤 S102,形成覆盖所述源 /漏区 110和所述牺牲栅以及所述侧墙的层间 介质层 240。如图 3所示，层间介质层 240可以通过 CVD、高密度等离子体 CVD、 旋涂或其他合适的方法形成在衬底 100上。 层间介质层 240的材料可以采用包 括 Si0 ₂ 、 碳掺杂 Si0 ₂ 、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 层 间介质层 240的厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。

[0053]步骤 S103 , 去除所述牺牲栅从而在所述侧墙内形成一个空 腔。 首先进 行平坦化处理去除所述层间介质层 240, 停止于所述掩蔽层 230的顶部， 如图 4 所示。 执行平坦化处理， 使掩蔽层 230的顶层暴露出来， 并与层间介质层 240 齐平 （本发明中的术语 "齐平" 指的是两者之间的高度差在工艺误差允许的 范围内 ) 。

[0054】接下来， 去除所述掩蔽层 230, 停止于所述多晶硅栅极 220的顶部， 如 图 5所示。 执行平坦化处理， 使多晶硅栅极 220的顶层暴露出来， 并与层间介 质层 240齐平。

[0055】之后， 去除所述多晶硅栅极 220形成一个空腔。 刻蚀去掉多晶硅栅极 220, 使高 k介质层 210暴露出来， 如图 6所示。 对于本发明的其他实施例来说， 也可以将高 k介质层 210—并去除， 并后续形成新的高 k栅介质层 210。 如果在 前述步骤中形成的是常规栅介质层， 这里也可以一并将栅介质层去除， 并形 成新的高 k栅介质层。

[0056]步骤 S104, 在所述空腔内形成对称的分别与侧墙相接触的 第一氧吸收 层 250, 如图 7所示。 通过沉积， 在高 k介质层 210上的空腔内形成吸氧材料， 并通过各向异性刻蚀在与源 /漏区 110接触的两侧空腔内形成第一氧吸收层 250, 所述第一氧吸收层 250的材料可为 Ti、 Hf、 Ta、 W和 /或它们的氮化物。

[0057]步骤 S105 , 在所述空腔的其余空间形成第二氧吸收层 260。 参考图 8, 在空腔内的其他部分沉积第二氧吸收层 260 的材料， 并进行平坦化处理， 使 第二氧吸收层 260与层间介质层 240的上表面齐平。 其中， 该第二氧吸收层 260的材料可为 Ti、 Hf、 Ta、 W和 /或它们的氮化物。 需要注意的是， 第一氧 吸收层 250和第二氧吸收层 260的选择要保证第一氧吸收层 250的吸氧能力 小于第二氧吸收层 260。

[0058]第一氧吸收层 250和第二氧吸收层 260将吸收氧气从而通过吸收氧气 来降低下方界面层的等效氧厚度（ EOT ), 第二氧吸收层 260的材料的氧吸收 率大于第一氧吸收层 250。

[0059]步骤 S106, 退火， 使得所述衬底 100的表面形成界面层。 该界面层具 有不同等效氧厚度的第一界面层 120和第二界面层 130。 其中， 第二界面层 130的厚度小于第一界面层 120。 厚度不同的界面层有益于控制器件的短沟道 效应， 并有效避免载流子迁移率的降低。

[0060]第二界面层 130的长度为整个界面层的 80%以上， 其余 20%为所述第 一界面层 120, 即为薄的部分， 且靠近源区和靠近漏区上各占 10%。

[0061]采用本发明提供的半导体结构及其制造 方法， 能够通过筒单的工艺形 成对称结构的 EOT。 研究表明， 采用对称结构 EOT与传统半导体使用的非对 称 EOT结构相比， 同样可以达到较好的器件性能， 例如电流传输能力、 迁移 率等等， 且工艺、 步骤得到了大大筒化。

[0062] 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情 况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。

[0063]此外， 本发明的应用范围不局限于说明书中描述的特 定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大 体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。