Trotz zunehmender Integrationsdichte von Halbleiteranordnun- gen, besteht häufig das Problem, daß die zur Verfügung ste- hende Fläche nicht ausreichend ist. Insbesondere weisen Halb- leiterbauelemente eine zunehmende Anzahl an Kontakten auf, so daß auf den Halbleiterchips ebenfalls eine zunehmende Anzahl von Anschlußkontakten sogenannten"Pads"vorzusehen sind.

Zur Lösung dieses Problems ist aus der US 5,644,167 ein Halb- leiterbaustein bekannt, bei dem zwei Halbleiterchips überein- ander angeordnet sind und eine Kontaktierung von dem einen auf den anderen Halbleiterchip mittels Draht-Bondtechnik be- ziehungsweise Flip-Chip Technik vorgesehen ist.

Weiterhin ist aus der WO 96/01497 Al ein Verfahren beschrie- ben, bei dem zwei übereinanderliegende Halbleiterchips mit- einander kontaktiert werden. Dabei ist vorgesehen, daß zumin- dest in einem der beiden Halbleiterchips eine Durchgangsöff- nung vorgesehen ist, durch die von einer Metallisierungsebene des einen Halbleiterchips auf eine Metallisierungsebene des zweiten Halbleiterchips eine Durchkontaktierung erfolgt.

Grundsätzlicher Nachteil der beiden zuvor genannten Anordnung ist, daß die Kosten für derartige Anordnungen sehr hoch sind.

Der Erfindung liegt somit die Aufgabe zugrunde, eine Anord- nung beizustellen, bei der mit minimierten Kosten zwei Halb- leiterchips übereinanderliegend angeordnet sind. Diese Aufga- be wird erfindungsgemäß dadurch gelöst, daß die zumindest zwei Halbleiterchips mit unterschiedlichen Technologien her- gestellt sind. Auf diese Weise ist es möglich, den einen

Halbleiterchip in einer kostengünstigen Technologie herzu- stellen, weil die darauf befindlichen Strukturen insgesamt mit einer einfachen Technologie herstellbar sind. Nur die Strukturen, für die eine aufwendige Technologie notwendig ist, werden in der teueren Technologie hergestellt.

Weitere vorteilhafte Ausgestaltungen sind in den Unteransprü- chen angegeben.

Es ist somit möglich, beispielsweise Anschlußpads, die einen hohen Flächenbedarf haben, aber ganz einfach herstellbar sind, kostengünstig auf den einen Chip anzuordnen, während auf dem zweiten Chip eine Technologie mit hohem Aufwand not- wendig ist. Weiterhin kann vorgesehen sein, daß auf dem Chip, der die Anschlußkontakte aufweist, ein Überspannungsschutz vorgesehen ist. Weiterhin ist es vorteilhaft passive Bauele- mente, die in der Regel in einer einfachen Technologie her- stellbar sind, wie beispielsweise Spulen und Kondensatoren, insgesamt auf dem einen Chip anzuordnen, der in der kosten- günstigen Technologie hergestellt ist. Schließlich ist es vorteilhaft, Sensorfelder, die in der Regel einen hohen Flä- chenbedarf aufweisen und als passive Bauelemente in einfacher Technologie herstellbar sind, separat auf einem Chip anzuord- nen.

Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen im Einzelnen er- läutert. Es zeigen : Fig. 1 ein erstes erfindungsgemäßes Ausführungsbeispiel einer Halbleiteranordnung, Fig. 2 ein zweites erfindungsgemäßes Ausführungsbeispiel und

Fig. 3 eine vorteilhafte Ausgestaltung einer Kontaktierung innerhalb der erfindungsgemäßen Halbleiteranord- nung.

Gemäß Fig. 1 ist ein erstes erfindungsgemäßes Ausführungsbei- spiel in der Draufsicht dargestellt. Es zeigt einen ersten Halbleiterchip 2, auf dem Kontaktflächen 3 vorgesehen sind.

In der Mitte des Halbleiterchips 2 ist ein Sensorfeld 4 sche- matisch dargestellt. Für das Sensorfeld 4 sind hier nur Ver- drahtungsleitungen dargestellt, wobei beispielsweise an den Schnittpunkten der Verdrahtungsleitungen einzelne Kapazitäten vorgesehen sein können, die ein kapazitives Sensorfeld bil- den. Ein solches kapazitives Sensorfeld findet beispielsweise bei"Finger-Tip-Sensoren"Anwendung.

Anstelle der Sensormatrix 4 ist es jedoch auch denkbar, ein anderes Netzwerk aus Bauelementen zumeist passiver Art vorzu- sehen. Wesentlich im Sinne der Erfindung ist es hierbei, daß alle Elemente, die auf dem Halbleiterchip 2 ausgebildet sind, in der selben sehr einfachen Technologie herstellbar sind.

Dem gegenüber ist, mit den Bezugszeichen 1 bezeichnet, je- weils ein zweiter Halbleiterchip in den vier Ecken des ersten Halbleiterchips 2 vorgesehen. Dieser Halbleiterchip 1 ist in einer gegenüber dem Halbleiterchip 2 technologisch aufwendi- gerem Technologie hergestellt. Auf dem Halbleiterchip 2 fin- det sich eine integrierte Schaltung, die nur in dieser auf- wendigen Technologie herstellbar ist. Auf diese Weise ist der Halbleiterchip 1 der eine deutlich geringere Grundfläche auf- weist als der Halbleiterchip 2, zwar in einer teueren Techno- logie hergestellt, die Gesamtanordnung wird jedoch preisgün- stiger, weil der Halbleiterchip 2, der die größere Grundflä- che aufweist in einer kostengünstigeren Technologie herge- stellt ist.

Bei dem in Fig. 2 dargestellten Ausführungsbeispiel weist der erste Halbleiterchip 2 am Rand Anschlußkontakte 3 auf und

Verdrahtungselemente 5. Zusätzlich sind Halbleiterchips 1 an- geordnet, die in einer gegenüber dem Halbleiterchip 2 teueren Technologie hergestellt sind. Die Gesamtkosten für die Anord- nung, die in Fig. 2 dargestellt ist sind somit geringer, da die flächenintensiven Anschlußelemente 3 und die ebenfalls flächenaufwendige Verdrahtungselemente 5 in der kostengünsti- gen Technologie hergestellt wurde, im Vergleich zu einen Ge- samtchip, der in der Größe des Halbleiterchips 2 mußte mit der kostenaufwendigen Technologie des Halbleiterchips 1, her- gestellt ist.

In Fig. 3 ist dargestellt, wie beispielsweise der erste Halb- leiterchip 2 und der zweite Halbleiterchip 1 miteinander elektrisch verbunden sind. Der zweite Halbleiterchip 1 weist einen aktiven Bereich la auf, in dem, wie zuvor angegeben, eine integrierte Schaltung ausgebildet ist. Diese weist eine Kontaktierelement lb auf, unter dem sich eine Durchgangsöff- nung 7 durch den Halbleiterchip 1 hindurch erstreckt. Der Halbleiterchip 1 liegt auf dem Halbleiterchip 2 auf, wobei ein Bereich 2a, in dem Elemente, die mit den Halbleiterchip 1 zu verbinden sind ausgebildet sind. In den Bereich 2a ist ein Kontaktelement 2b vorgesehen, über den die Durchgangsöffnung 7 ausgerichtet ist. Nunmehr ist vom Kontaktelement lb zum Kontaktelement 2b durchgehend die Durchgangsöffnung 7 mit ei- nem leitenden Material zumindest teilweise ausgefüllt, so daß eine elektrisch leitende Verbindung zwischen dem Halbleiter- chip 1 und dem Halbleiterchip 2 hergestellt ist, die häufig auch als"Via"bezeichnet ist. Diese elektrische Verbindung kann auch zur mechanischen Verbindung verwendet werden.

Sowohl in der Anordnung nach Fig. 2 als auch nach Fig. 1 ist es denkbar, auf den Halbleiterchip 2 einen Überspannungs- schutz, einen sogenannten ESD-Schutz, vorzusehen, der in der Regel in einer einfachen Technologie herstellbar ist, jedoch häufig einen hohen Flächenbedarf aufweist.

Nachfolgend werden unterschiedliche Technologiekombinationen erläutert, die es ermöglichen, in Form der zuvor erläuterten grundsätzlichen vertikalen Schaltungsintegration eine kosten- sparende Anordnung zu realisieren.

So ist es beispielsweise vorteilhaft, wenn nichtflüchtige Speicher und Standardlogik nicht auf einem gemeinsamen Chip ausgebildet sind. Auf diese Weise würde sich als eine kosten- günstige Variante darstellen, wenn einer der in Fig. 2 darge- stellten Halbleiterchips 1 in einer Logikprozeßtechnologie und ein anderer in einer geeigneten Technologie für nicht- flüchtige Speicher hergestellt ist. Beide Halbleiterchips 1 sind dann wiederum auf einem in einer preiswerten Technologie hergestellten Halbleiterchips 2 angeordnet und über die dort ausgebildete Verdrahtung 5 miteinander verbunden. Es ist je- doch auch möglich eine den Halbleiterchip 2 bereits in den beiden zuvor genannten Technologien mit den entsprechenden Elementen ausgebildet ist und der darauf angeordnete Halblei- terchip 1 in der jeweils anderen Technologie hergestellt und über"Vias"verbunden ist. Entsprechend vorteilhaft ist die Anwendung bei einmal programmierbaren Bauteilen. Hierbei sind häufig nur Halbleiterchips mit extrem geringer Fläche notwen- dig, in die mit verhältnismäßig großem Aufwand eine nicht- flüchtige Information eingespeichert ist.

Gleichfalls ergibt sich eine hohe Kosteneinsparung, wenn di- gitale Schaltungselemente und analoge Schaltungselemente auf unterschiedlichen Halbleiterchips hergestellt sind. Ebenfalls ist es vorteilhaft, wenn unterschiedliche Speicherbausteine verwendet werden sollen, die dann mittels eines Trägerchips 2 mit größerer Fläche miteinander verbunden sind, oder die übereinanderliegend angeordnet sind. Dabei ist es auch reali- sierbar mehr als zwei Halbleiterchips übereinander anzuord- nen. Auf diese Weise sind auch leicht flüchtige und nicht- flüchtige Speicher miteinander kombinierbar.

Neben der zuvor unter Bezugnahme auf Fig. 1 erläuterten Aus- gestaltung des Halbleiterchips 2 mit einer Sensormatrix ist es auch denkbar"Interface-Elemente"beispielsweise auf dem Halbleiterchip 2 anzuordnen und standardisierte Schaltungen auf dem Halbleiterchip 1. Auf diese Weise könnten verschiede- ne standardisierte Halbleiterchips 1 auf dem Halbleiterchip 2 liegend kombiniert und miteinander verbunden werden. Dies er- möglicht einen modularen Aufbau der Gesamtanordnung, die eine hohe Flexibilität in der Funktionalität ermöglicht. Auf diese Weise könnten beispielsweise ein kontaktloses Interface, wie es beispielsweise für kontaktlose Chipkarten verwendet wird, mit üblichen integrierten Schaltungen verknüpft werden.

Schließlich ist es vorteilhaft wenn wie zuvor dargestellt, für die Anordnung Technologien für unterschiedliche Chips miteinander kombiniert werden, die sich in einem Gesamtprozeß miteinander ausschließen.

Es ist derzeit nicht möglich, eine FRAM-Technologie mit einer CMOS-Schaltung zu kombinieren. Mit den zuvor erläuterten Auf- bau ist auf einfache Weise ein sogenannter FRAM-Speicher mit einer Schaltung in üblicher CMOS-Technologie kombinierbar.

Bei all den zuvor erläuterten Anordnungen ist vorgesehen, übereinanderliegende Halbleiterchips mittels sogenannter"Vi- as"zu verbinden.