本发明涉及显示领域， 尤其涉及一种移位寄存器单元及其驱动方法、 栅 极驱动装置和显示装置。 背景技术

如图 1所示， 现有的移位寄存器单元电路包括 RS触发器 11、 上拉薄膜 晶体管 TU、 下拉薄膜晶体管 TD和复位薄膜晶体管 Treset, 其中，

所述 RS触发器 11 , 置位端 S接入输入信号， 复位端 R接入复位信号， 正相输出端 Q与上拉节点 PU连接， 反相输出端 与下拉节点 PD连接；

所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极接入第一时钟 信号输入端 CLK连接， 源极与输出端 Output连接；

所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接；

所述复位薄膜晶体管 Treset, 栅极接入复位信号， 漏极与输出端 Output 连接， 源极与低电平输出端连接。

为了使输出端 Output放电， 一般使用复位薄膜晶体管 Treset, 但是， 复 位薄膜晶体管 Treset 需要从栅线（ Gate Line )整个的电容中进行放电， 需要 相当大的宽长比（W/L )的设计， 导致阵列基板行驱动布局（GOA layout )区 域变大， 不利于窄边框（narrow bezel ) 的设计。

如图 2所示，在现有的移位寄存器单元电路中，根� �一种具体实施方式， 所述 RS触发器 11 包括第一薄膜晶体管 Tl、 第二薄膜晶体管 Τ2、 第三薄膜 晶体管 Τ3、 第四薄膜晶体管 Τ4、 第五薄膜晶体管 Τ5、 第六薄膜晶体管 Τ6、 第七薄膜晶体管 Τ7、 第八薄膜晶体管 Τ8、 第九薄膜晶体管 Τ9和自举电容 C1 , 其中，

所述上拉薄膜晶体管 TU 的栅极与输出端 Output之间并联有自举电容

C1 ;

所述第一薄膜晶体管 T1 , 栅极和漏极接入输入信号， 源极与所述上拉节 点 PU连接；

所述第二薄膜晶体管 T2, 栅极接入复位信号， 漏极与所述上拉节点 PU 连接， 源极与低电平输出端 VGL连接；

所述第三薄膜晶体管 T3 , 栅极与所述第五薄膜晶体管 T5的漏极连接， 漏极与第二时钟输入端 CLKB连接， 源极与所述下拉节点 PD连接；

所述第四薄膜晶体管 T4, 栅极与所述上拉节点 PU连接， 漏极与所述下 拉节点 PD连接， 源极与低电平输出端 VGL连接；

所述第五薄膜晶体管 T5, 栅极与所述上拉节点 PU连接， 源极与低电平 输出端 VGL连接；

所述第六薄膜晶体管 T6, 栅极与漏极与第二时钟信号输入端 CLKB连 接， 源极与所述第三薄膜晶体管 T3的栅极连接；

所述第七薄膜晶体管 T7, 栅极与所述下拉节点 PD连接， 漏极与所述上 拉节点 PU连接， 源极与低电平输出端 VGL连接；

所述第八薄膜晶体管 T8,栅极与第二时钟信号输入端 CLKB连接，漏极 与输出端 Output连接， 源极与低电平输出端 VGL连接；

所述第九薄膜晶体管 T9,栅极与第二时钟信号输入端 CLKB连接，漏极 与输入端 Input连接， 源极与所述上拉节点 PU连接；

PD— CN节点是与所述第五薄膜晶体管 T3的栅极连接的节点； 第一时钟信号和第二时钟信号反相；

在本实施例中， 上拉薄膜晶体管 TU、 下拉薄膜晶体管 TD、 第一薄膜晶 体管 Tl、 第二薄膜晶体管 Τ2、 第三薄膜晶体管 Τ3、 第四薄膜晶体管 Τ4、 第 五薄膜晶体管 Τ5、 第六薄膜晶体管 Τ6、 第七薄膜晶体管 Τ7、 第八薄膜晶体 管 Τ8和第九薄膜晶体管 Τ9都是 η型 TFT。

目前， a-Si TFT (非晶硅薄膜晶体管） LCD (液晶平板显示器）也在致 力于开发和 poly-Si TFT LCD一样的在玻璃基板上同时形成数据驱动电路 、栅 极驱动电路和像素阵列来减少阵列工艺的数量 。 发明内容

本发明的主要目的在于提供一种移位寄存器单 元及其驱动方法、 栅极驱 动装置和显示装置， 可以去除原有的复位薄膜晶体管， 从而减小了阵列基板 行驱动布局的区域， 利于实现窄边框的设计。

为了达到上述目的， 本发明的实施例提供了一种移位寄存器单元， 包括

RS触发器、 上拉薄膜晶体管、 下拉薄膜晶体管和自举电容， 其中， 所述 RS触发器， 置位端与输入端连接， 复位端与复位信号输入端连接， 正相输出端与上拉节点连接， 反相输出端与下拉节点连接；

所述上拉薄膜晶体管， 栅极与上拉节点连接， 漏极与时钟信号输入端连 接， 源极与输出端连接；

所述下拉薄膜晶体管， 栅极与下拉节点连接， 漏极与输出端连接， 源极 与低电平输出端连接。

根据本发明的实施例， 所述 RS触发器还分别与正向扫描控制信号和反 向扫描控制信号连接；

当正向扫描控制信号为高电平而反向扫描控制 信号为低电平时， 输入信 号接入所述 RS触发器的置位端， 复位信号接入所述 RS触发器的复位端； 当正向扫描控制信号为低电平而反向扫描控制 信号为高电平时， 复位信 号接入所述 RS触发器的置位端， 输入信号接入所述 RS触发器的复位端。

根据本发明的实施例， 所述 RS触发器包括上拉控制单元， 输出端复位 控制单元和上拉节点复位控制单元， 其中，

所述上拉控制单元， 分别与所述输入端、 所述正向扫描控制信号、 所述 上拉节点和所述输出端连接， 用于控制所述上拉薄膜晶体管上拉所述输出端 的电位；

所述输出端复位控制单元， 分别与所述复位信号输入端、 所述反向扫描 控制信号、 所述低电平输出端、 所述上拉节点和所述下拉节点连接， 用于在 所述上拉控制单元控制上拉所述输出端的电位 之后， 控制所述上拉节点输出 高电平而所述下拉节点输出低电平， 从而使得所述输出端通过上拉薄膜晶体 管放电至时钟信号输入端， 从而复位所述输出端；

所述上拉节点复位控制单元， 分别与所述高电平输出端、 上拉节点和下 拉节点连接， 用于控制下拉节点的电位为高电平从而通过所 述下拉薄膜晶体 管维持所述输出端输出低电平， 并控制复位所述上拉节点。

根据本发明的实施例， 所述上拉控制单元包括第一薄膜晶体管和自举 电 容；

所述输出端复位控制单元包括第二薄膜晶体管 、 第三薄膜晶体管和第四 薄膜晶体管；

所述上拉节点复位控制单元包括第五薄膜晶体 管、 第六薄膜晶体管和第 七薄膜晶体管； 所述自举电容连接于所述上拉节点和所述输出 端之间；

所述第一薄膜晶体管， 栅极与输入端连接， 漏极与正向扫描控制信号连 接， 源极与上拉节点连接；

所述第二薄膜晶体管， 栅极与复位信号输入端连接， 漏极与上拉节点连 接， 源极与反向扫描控制信号连接；

所述第三薄膜晶体管， 栅极与上拉节点连接， 漏极与下拉节点连接， 源 极与低电平输出端连接；

所述第四薄膜晶体管，栅极与上拉节点连接， 源极与低电平输出端连接； 所述第五薄膜晶体管， 栅极与所述第四薄膜晶体管的漏极连接， 漏极与 驱动电源的高电平输出端连接， 源极与下拉节点连接；

所述第六薄膜晶体管， 栅极和漏极与高电平输出端连接， 源极与所述第 五薄膜晶体管的栅极连接；

所述第七薄膜晶体管， 栅极与下拉节点连接， 漏极与上拉节点连接， 源 极与低电平输出端连接。

根据本发明的实施例， 所述第一薄膜晶体管、 所述第二薄膜晶体管、 所 述第三薄膜晶体管、 所述第四薄膜晶体管、 所述第五薄膜晶体管、 所述第六 薄膜晶体管、 所述第七薄膜晶体管、 所述第八薄膜晶体管和所述第九薄膜晶 体管都是 n型 TFT。

本发明的实施例还提供了一种驱动移位寄存器 单元的方法， 应用于上述 的移位寄存器单元， 该方法包括：

在输入阶段： RS触发器的正相输出端输出高电平， 时钟信号输入端输入 低电平， 输出端输出低电平；

经过一个时间间隔后， 在输出阶段： 时钟信号输入端输入高电平， 上拉 节点的电位被自举而上升， 并输出端输出高电平；

在复位阶段： 首先时钟信号输入端输入低电平， 上拉节点的电位降低， 由于复位信号仍为低电平， 从而上拉节点的电位仍保持高电平， 输出端通过 上拉薄膜晶体管放电至时钟信号输入端， 实现了输出端的复位； 之后复位信 号为高电平， 上拉节点的电位降低， 同时下拉节点的电位升高， 从而输出端 输出低电平并上拉节点的电位变为低电平， 上拉节点被复位。

本发明的实施例还提供了一种栅极驱动装置， 包括第一移位寄存器， 所 述第一移位寄存器包括多级上述的移位寄存器 单元； 在所述第一移位寄存器中， 除了第一级移位寄存器单元和第二级移位寄 存器单元之外， 第 n级移位寄存器单元的 RS触发器的置位端与第 （n-2 )级 移位寄存器单元的输出端连接； 除了第 N级移位寄存器单元和第 (N-1)级移位 寄存器单元之外， 第 n级移位寄存器单元的 RS触发器的复位端与第 （n+2 ) 级移位寄存器单元的输出端连接；

m除以 4所得余数为 1时，所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端连接；

m除以 4所得余数为 2时，所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端连接；

m除以 4所得余数为 3时，所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端连接；

m除以 4所得余数为 0时，所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端连接；

n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数。

根据本发明的实施例的栅极驱动装置还包括第 二移位寄存器， 所述第二 移位寄存器的结构与所述第一移位寄存器的结 构相同；

p除以 4所得余数为 1时， 所述第二移位寄存器的第 p级移位寄存器单 元与第五时钟信号输入端连接；

p除以 4所得余数为 2时， 所述第二移位寄存器的第 p级移位寄存器单 元与第六时钟信号输入端连接；

p除以 4所得余数为 3时， 所述第二移位寄存器的第 p级移位寄存器单 元与第七时钟信号输入端连接；

p除以 4所得余数为 0时， 所述第二移位寄存器的第 p级移位寄存器单 元与第八时钟信号输入端连接；

p为小于等于 N的整数， M为所述第二移位寄存器包括的移位寄存器单 元的级数， M为 4的倍数；

接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和 第四时钟信号， 以及接入第二移位寄存器的第五时钟信号、 第六时钟信号、 第七时钟信号和第八时钟信号的时钟周期相同 ， 都为 T;

第一时钟信号、 第五时钟信号、 第二时钟信号、 第六时钟信号、 第三时 钟信号、 第七时钟信号、 第四时钟信号和第八时钟信号之间的时间间隔 依次 为 T/8。

根据本发明的实施例， 接入第一移位寄存器的第一时钟信号、 第二时钟 信号、 第三时钟信号和第四时钟信号的时钟周期相同 ， 都为 Τ;

第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 Τ/8。

本发明的实施例还提供了一种显示装置， 包括上述的栅极驱动装置。 与现有技术相比， 本发明的实施例的移位寄存器单元及其驱动方 法、 栅 极驱动装置和显示装置， 通过将复位阶段分为输出端复位子阶段和上拉 节点 复位子阶段； 在输出端复位子阶段， 时钟信号输入端输入低电平， 因此上拉 节点的电位降低， 但由于复位信号仍为低电平， 上拉节点保持高电平， 那么， 上拉薄膜晶体管保持导通， 输出端则通过上拉薄膜晶体管放电至时钟信号 输 入端， 则实现了输出端的复位， 可以去除原有的复位薄膜晶体管， 从而减小 了阵列基板行驱动布局的区域， 利于实现窄边框的设计。 附图说明

图 1是现有的移位寄存器单元电路的电路图；

图 2是现有的移位寄存器单元电路的一具体实施� �的电路图；

图 3是本发明第一实施例的移位寄存器单元的电� �图；

图 4是本发明第二实施例的移位寄存器单元的电� �图；

图 5是本发明第三实施例的移位寄存器单元的电� �图；

图 6是本发明第四实施例的移位寄存器单元的电� �图；

图 7是本发明第四实施例的移位寄存器单元的工� �时序图；

图 8是本发明的栅极驱动装置的第一实施例的结� �图；

图 9是本发明的栅极驱动装置的第二实施例的结� �图；

图 10是本发明的栅极驱动装置的第二实施例的工� ��时序图。 具体实施方式

为了使本发明实施例的目的、 技术方案和优点更加明白， 下面结合实施 例和附图， 对本发明的实施例做进一步详细的说明。 在此， 本发明的示意性 实施例以及说明用于解释本发明， 但不作为对本发明的限定。 本发明的实施例提供了一种移位寄存器单元及 其驱动方法、 栅极驱动装 置和显示装置， 可以去除原有的复位薄膜晶体管， 从而减小了阵列基板行驱 动布局的区域， 利于实现窄边框的设计。

虽然薄膜晶体管液晶的源极和漏极在物理结构 上是对称的， 但是在本发 明的实施例中规定图中 n型 TFT漏极在上方而源极在下方， 以便于阐述。 实施例一

如图 3所示， 本发明第一实施例的移位寄存器单元包括 RS触发器 31、 上拉薄膜晶体管 TU和下拉薄膜晶体管 TD, 其中，

所述 RS触发器 31 , 置位端 S与输入端 Input连接， 复位端 R与复位信 号输入端 Reset连接， 正相输出端 Q与上拉节点 PU连接，反相输出端 与下 拉节点 PD连接；

所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极与时钟信号输 入端 CLK连接， 源极与输出端 Output连接；

所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接。

本发明第一实施例的移位寄存器单元在工作时 ， 将复位阶段分为输出端 复位子阶段和上拉节点复位子阶段；

在输出端复位子阶段， 时钟信号输入端 CLK输入低电平， 因此上拉节点 PU的电位降低， 但由于复位信号仍为低电平， 上拉节点 PU保持高电平， 那 么， TU保持导通， 输出端 Output则通过 TU放电至时钟信号输入端 CLK, 则实现了输出端 Output的复位， 并且与现有技术相比， 可以去除原有的复位 薄膜晶体管 Treset, 从而减小了阵列基板行驱动布局的区域， 利于实现窄边 框的设计。 实施例二

如图 4所示， 本发明第二实施例的移位寄存器单元包括 RS触发器 31、 上拉薄膜晶体管 TU和下拉薄膜晶体管 TD, 其中，

所述 RS触发器 31 , 置位端 S与输入端 Input连接， 复位端 R与复位信 号输入端 Reset连接， 正相输出端 Q与上拉节点 PU连接，反相输出端 与下 拉节点 PD连接； 所述上拉薄膜晶体管 TU, 栅极与上拉节点 PU连接， 漏极与时钟信号输 入端 CLK连接， 源极与输出端 Output连接；

所述下拉薄膜晶体管 TD ,栅极与下拉节点 PD连接，漏极与输出端 Output 连接， 源极与低电平输出端 VGL连接；

所述 RS触发器 31还分别接入正向扫描控制信号 Forward和反向扫描控 制信号 Backward;

当正向扫描控制信号 Forward为高电平而反向扫描控制信号 Backward为 低电平时， 所述 RS触发器 31的置位端 S与接入输入信号， 所述 RS触发器 31的复位端 R接入复位信号；

当正向扫描控制信号 Forward为低电平而反向扫描控制信号 Backward为 高电平时， 所述 RS触发器 31的置位端 S接入复位信号， 所述 RS触发器 31 的复位端 R接入输入信号。

本发明第二实施例的移位寄存器单元由于其 RS触发器还分别接入正向 扫描控制信号 Forward和反向扫描控制信号 Backward; 当正向扫描控制信号 Forward为高电平而反向扫描控制信号 Backward为低电平时， 所述 RS触发 器 31的置位端 S接入输入信号， 所述 RS触发器 31的复位端 R接入复位信 号； 当正向扫描控制信号 Forward为低电平而反向扫描控制信号 Backward为 高电平时， 所述 RS触发器 31的置位端 S接入复位信号， 所述 RS触发器 31 的复位端 R接入输入信号；因此可以以简单的电路结构� �现 LCD画面上下翻 转。 实施例三

图 5是本发明第三实施例的移位寄存器单元的电� �图。 本发明第三实施 例的移位寄存器单元基于本发明第二实施例的 移位寄存器单元。

如图 5所示， 在本发明第三实施例的移位寄存器单元中， 所述 RS触发 器 31包括上拉控制单元 311、 输出端复位控制单元 312和上拉节点复位控制 单元 313 , 其中，

所述上拉控制单元 311 , 分别与所述输入端 Input、 所述正向扫描控制信 号 Forward,所述上拉节点 PU和所述输出端 Output连接，用于控制所述上拉 薄膜晶体管 TU上拉所述输出端 Output的电位；

所述输出端复位控制单元 312, 分别与所述复位信号输入端 Reset、 所述 反向扫描控制信号 Backward, 所述低电平输出端 VGL、 所述上拉节点 PU和 所述下拉节点 PD连接， 用于在所述上拉控制单元 311控制上拉所述输出端 Output的电位之后，控制所述上拉节点 PU输出高电平而所述下拉节点 PD输 出低电平， 从而使得所述输出端 Output通过上拉薄膜晶体管 TU放电至时钟 信号输入端 CLK, 从而复位所述输出端 Output;

所述上拉节点复位控制单元 313 , 分别与所述高电平输出端 VGH、 上拉 节点 PU和下拉节点 PD连接， 用于控制下拉节点 PD的电位为高电平从而通 过所述下拉薄膜晶体管 TD维持所述输出端输出低电平， 并控制复位所述上 拉节点 PU。

在本发明第三实施例的移位寄存器单元中， 所述 RS触发器 31包括上拉 控制单元 311、 输出端复位控制单元 312和上拉节点复位控制单元 313; 首先 所述上拉控制单元 311控制所述上拉薄膜晶体管 TU上拉所述输出端 Output 的电位； 之后所述输出端复位控制单元 312控制复位所述输出端 Output; 所 述上拉节点复位控制单元 313控制复位所述上拉节点 PU;并且所述上拉控制 单元 311与所述正向扫描控制信号 Forward连接， 而所述输出端复位控制单 元 312与所述反向扫描控制信号 Backward连接。本发明第三实施例的移位寄 存器单元可以去除原有的复位薄膜晶体管 Treset, 从而减小了阵列基板行驱 动布局的区域，利于实现窄边框的设计，并且 可以以简单的电路结构实现 LCD 画面上下翻转。 实施例四

图 6是本发明第四实施例的移位寄存器单元的电� �图。 本发明第四实施 例的移位寄存器单元基于本发明第三实施例的 移位寄存器单元。

如图 6所示，所述上拉控制单元 311包括第一薄膜晶体管 T1和自举电容 C1 ; 所述输出端复位控制单元 312包括第二薄膜晶体管 T2、 第三薄膜晶体管 Τ3和第四薄膜晶体管 Τ4; 所述上拉节点复位控制单元 313包括第五薄膜晶 体管 Τ5、 第六薄膜晶体管 Τ6和第七薄膜晶体管 Τ7, 其中，

所述自举电容 C1连接于所述上拉节点 PU和所述输出端 Output之间； 所述第一薄膜晶体管 T1 , 栅极接入输入信号， 漏极接入正向扫描控制信 号 Forward, 源极与上拉节点 PU连接；

所述第二薄膜晶体管 T2,栅极接入复位信号， 漏极与上拉节点 PU连接， 源极接入反向扫描控制信号 Backward;

所述第三薄膜晶体管 T3 ,栅极与上拉节点 PU连接， 漏极与下拉节点 PD 连接， 源极与低电平输出端 VGL连接；

所述第四薄膜晶体管 T4, 栅极与上拉节点 PU连接， 源极与低电平输出 端 VGL连接；

所述第五薄膜晶体管 T5 , 栅极与所述第四薄膜晶体管 T4的漏极连接， 漏极与驱动电源的高电平输出端 VGH连接， 源极与下拉节点 PD连接；

所述第六薄膜晶体管 T6, 栅极和漏极与高电平输出端 VGH连接， 源极 与所述第五薄膜晶体管 T5的栅极连接；

所述第七薄膜晶体管 T7,栅极与下拉节点 PD连接， 漏极与上拉节点 PU 连接， 源极与低电平输出端 VGL连接；

所述上拉薄膜晶体管 TU、 所述下拉薄膜晶体管 TD、 所述第一薄膜晶体 管 Tl、 所述第二薄膜晶体管 Τ2、 所述第五薄膜晶体管 Τ5、 所述第三薄膜晶 体管 Τ3、 所述第四薄膜晶体管 Τ4、 所述第六薄膜晶体管 Τ6和所述第七薄膜 晶体管 Τ7都是 η型 TFT。

在实际应用时， 所述上拉薄膜晶体管 TU、 所述下拉薄膜晶体管 TD、 所 述第一薄膜晶体管 Tl、 所述第二薄膜晶体管 Τ2、 所述第五薄膜晶体管 Τ5、 所述第三薄膜晶体管 Τ3、 所述第四薄膜晶体管 Τ4、 所述第六薄膜晶体管 Τ6 和所述第七薄膜晶体管 Τ7并不仅限于使用 η型 TFT, 也可以为 ρ型 TFT。

如图 7所示， 本发明第四实施例的移位寄存器单元在工作时 ，

正向扫描驱动时， 正向扫描控制信号 Forward为高电平， 反向扫描控制 信号 Backward为低电平， 工作过程如下：

在第一时间段 A, 输入信号为高电平， 所述第一薄膜晶体管 T1开启， 此 时正向扫描控制信号 Forward为高电平， 因此上拉节点 PU电位也为高电平， TU、 T3和 T4开启； TU虽然开启， 但是由于时钟信号输入端 CLK输入低电 平， 所以输出端 Output输出低电平； 与此同时， T5和 T6会因高电平输出端 VGH输出的高电平而开启， 但由于 T3开启导致下拉节点 PD的电压下降， 所以， TD和 T7关闭；

经过一个时间间隔 B后， 在第二时间段 C, 即输出阶段， 时钟信号输入 端 CLK输入高电平， 上拉节点 PU的电位被自举而上升至近 2倍的电压， 并 此时输出端 Output输出高电平； 在第三时间段， 即复位阶段， 本发明的实施例中复位阶段可以分为两个 子阶段， 第一子阶段 D是输出端 Output复位子阶段， 第二子阶段 E是上拉节 点 PU复位子阶段；

在第一子阶段 D, 时钟信号输入端 CLK输入低电平， 因此上拉节点 PU 的电位降低， 但由于复位信号仍为低电平， 则 T2截止， 上拉节点 PU保持高 电平， 那么， TU保持导通， 输出端 Output则通过 TU放电至时钟信号输入端 CLK, 则实现了输出端 Output的复位， 并且与现有技术相比， 可以去除原有 的 Treset;

在第二子阶段 E, 复位信号为高电平， 反向扫描控制信号 Backward为低 电平， 则 T2开启， 上拉节点 PU电位降低， 随之 TU、 T3和 T4关闭， 与此 同时， T5和 T6因高电平输出端 VGH输出的高电平而开启， 同时下拉节点 PD的电位升高， TD和 T7开启， 导致输出端 Output输出低电平并上拉节点 PU的电位变为低电平， 上拉节点 PU被复位。

在现有技术中， 在复位阶段， 上拉节点 PU的电位变为低电平， 而在本 发明的实施例中， 在复位阶段， 上拉节点 PU的电位继续维持高电平， 使得 TU开启， 从而实现输出端 Output输出低电平， 输出信号复位， 这样可以去 除图 1中的 Treset。

并且， 在 GOA电路中， 为了使 T5、 Τ6产生的充电和放电消耗的功耗达 到最小，所以使得 Τ5的漏极和 Τ6的漏极均与驱动电源的高电平输出端 VGH 连接， 并在输出端 Output复位子阶段， 维持上拉节点 PU电位为高电平， 使 TU维持开启状态， 使输出端 Output通过 TU进行复位。

本发明第四实施例的移位寄存器单元在反向扫 描时， 因为驱动顺序变化 , 所述 RS触发器的置位端 S接入输入信号，所述 RS触发器的复位端 R接入复 位信号， 所以将反向扫描控制信号 Backward设为高电平， 正向扫描控制信号 Forward设为低电平，时钟驱动顺序完全逆转，� �样在相同的工作原理情况下， 完成反向扫描。

本发明的实施例还提供了一种驱动移位寄存器 单元的方法， 应用于上述 的移位寄存器单元， 该方法包括：

在输入阶段： RS触发器的正相输出端输出高电平， 时钟信号输入端输入 低电平， 输出端输出低电平；

经过一个时间间隔后， 在输出阶段： 时钟信号输入端输入高电平， 上拉 节点的电位被自举而上升， 并输出端输出高电平；

在复位阶段： 首先时钟信号输入端输入低电平， 上拉节点的电位降低， 由于复位信号仍为低电平， 从而上拉节点的电位仍保持高电平， 输出端通过 上拉薄膜晶体管放电至时钟信号输入端， 实现了输出端的复位； 之后复位信 号为高电平， 上拉节点的电位降低， 同时下拉节点的电位升高， 从而输出端 输出低电平并上拉节点的电位变为低电平， 上拉节点被复位。

如图 8所示， 本发明的实施例的栅极驱动装置的第一实施例 包括第一移 位寄存器， 所述第一移位寄存器包括上述的移位寄存器单 元；

在所述第一移位寄存器中， 除了第一级移位寄存器单元 SR1和第二级移 位寄存器单元 SR2之外， 第 n级移位寄存器单元的 RS触发器的置位端与第 ( n-2 )级移位寄存器单元的输出端连接；除了第 N级移位寄存器单元和第 (N-1) 级移位寄存器单元之外， 第 n级移位寄存器单元的 RS触发器的复位端与第 ( n+2 )级移位寄存器单元的输出端连接； 第一级移位寄存器单元 SR1的输 入端 Inputl和第二级移位寄存器单元 SR2的输入端 Input分别接入第一初始 信号 STV1 ;

m除以 4所得余数为 1时， 所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端 CLK1连接；

m除以 4所得余数为 2时， 所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端 CLK2连接；

m除以 4所得余数为 3时， 所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端 CLK3连接；

m除以 4所得余数为 0时， 所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端 CLK4连接；

n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数；

在图 8中， Outputl、 Output2、 Output3、 Output4、 Output5、 Output6、 Output7、Output8指示的分别是第一移位寄存器包� ��的第一级移位寄存器 SR1 的输出端、 第二级移位寄存器 SR2的输出端、 第三级移位寄存器 SR3的输出 端、 第四级移位寄存器 SR4的输出端、 第五级移位寄存器 SR5的输出端、 第 六级移位寄存器 SR6的输出端、 第七级移位寄存器 SR7的输出端、 第八级移 位寄存器 SR8的输出端； Input 1、 Input2、 Input3、 Input4、 Input5、 Input6、 Input7、 Input8指示的 分别是第一移位寄存器包括的第一级移位寄存 器 SRI的输入端、 第二级移位 寄存器 SR2的输入端、 第三级移位寄存器 SR3的输入端、 第四级移位寄存器 SR4的输入端、 第五级移位寄存器 SR5的输入端、 第六级移位寄存器 SR6的 输入端、第七级移位寄存器 SR7的输入端、第八级移位寄存器 SR8的输入端；

Resetl、 Reset2、 Reset3、 Reset4、 Reset5、 Reset6指示的分别是第一移位 寄存器包括的第一级移位寄存器 SRI的复位信号输入端、 第二级移位寄存器 SR2的复位信号输入端、 第三级移位寄存器 SR3的复位信号输入端、 第四级 移位寄存器 SR4的复位信号输入端、第五级移位寄存器 SR5的复位信号输入 端、 第六级移位寄存器 SR6的复位信号输入端。

优选情况下， 接入所述第一移位寄存器的第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号的时钟周期相同 ， 都为 T;

第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 T/8。

如图 9所示， 本发明的实施例的栅极驱动装置的第二实施例 包括第一移 位寄存器和第二移位寄存器；

在所述第一移位寄存器中， 除了第一级移位寄存器单元 SR1和第二级移 位寄存器单元 SR2之外， 第 η级移位寄存器单元的 RS触发器的置位端与第 ( η-2 )级移位寄存器单元的输出端连接；除了第 Ν级移位寄存器单元和第 (N-1) 级移位寄存器单元之外， 第 η级移位寄存器单元的 RS触发器的复位端与第 ( η+2 )级移位寄存器单元的输出端连接； 第一级移位寄存器单元 SR1的输 入端 Inputl和第二级移位寄存器单元 SR2的输入端 Input2分别接入第一初始 信号 STV1 ;

m除以 4所得余数为 1时， 所述第一移位寄存器的第 m级移位寄存器单 元与第一时钟信号输入端 CLK1连接；

m除以 4所得余数为 2时， 所述第一移位寄存器的第 m级移位寄存器单 元与第二时钟信号输入端 CLK2连接；

m除以 4所得余数为 3时， 所述第一移位寄存器的第 m级移位寄存器单 元与第三时钟信号输入端 CLK3连接；

m除以 4所得余数为 0时， 所述第一移位寄存器的第 m级移位寄存器单 元与第四时钟信号输入端 CLK4连接； n为大于 2而小于等于 N的整数， N为所述第一移位寄存器包括的移位 寄存器单元的级数， N为 4的倍数， m为小于等于 N的整数；

在图 9中， Outputl、 Output2、 Output3、 Output4、 Output5、 Output6、 Output7、Output8指示的分别是第一移位寄存器包� ��的第一级移位寄存器 SR1 的输出端、 第一移位寄存器包括的第二级移位寄存器 SR2的输出端、 第一移 位寄存器包括的第三级移位寄存器 SR3的输出端、 第一移位寄存器包括的第 四级移位寄存器 SR4的输出端、 第一移位寄存器包括的第五级移位寄存器 SR5的输出端、 第一移位寄存器包括的第六级移位寄存器 SR6的输出端、 第 一移位寄存器包括的第七级移位寄存器 SR7的输出端、 第一移位寄存器包括 的第八级移位寄存器 SR8的输出端；

Input 1、 Input2、 Input3、 Input4、 Input5、 Input6、 Input7、 Input8指示的 分别是第一移位寄存器包括的第一级移位寄存 器 SRI的输入端、 第一移位寄 存器包括的第二级移位寄存器 SR2的输入端、 第一移位寄存器包括的第三级 移位寄存器 SR3的输入端、第一移位寄存器包括的第四级移 位寄存器 SR4的 输入端、 第一移位寄存器包括的第五级移位寄存器 SR5的输入端、 第一移位 寄存器包括的第六级移位寄存器 SR6的输入端、 第一移位寄存器包括的第七 级移位寄存器 SR7的输入端、 第一移位寄存器包括的第八级移位寄存器 SR8 的输入端；

Resetl、 Reset2、 Reset3、 Reset4、 Reset5、 Reset6指示的分别是第一移位 寄存器包括的第一级移位寄存器 SR1的复位信号输入端、 第一移位寄存器包 括的第二级移位寄存器 SR2的复位信号输入端、 第一移位寄存器包括的第三 级移位寄存器 SR3的复位信号输入端、 第一移位寄存器包括的第四级移位寄 存器 SR4的复位信号输入端、 第一移位寄存器包括的第五级移位寄存器 SR5 的复位信号输入端、 第一移位寄存器包括的第六级移位寄存器 SR6的复位信 号输入端；

所述第二移位寄存器的结构与所述第一移位寄 存器的结构相同； 在第二移位寄存器中， 第二级移位寄存器单元 SR21的输入端 Input21和 第二级移位寄存器单元 SR22的输入端 Input22分别接入第二初始信号 STV2; p除以 4所得余数为 1时， 所述第一移位寄存器的第 p级移位寄存器单 元与第五时钟信号输入端 CLK5连接；

p除以 4所得余数为 2时， 所述第一移位寄存器的第 p级移位寄存器单 元与第六时钟信号输入端 CLK6连接；

p除以 4所得余数为 3时， 所述第一移位寄存器的第 p级移位寄存器单 元与第七时钟信号输入端 CLK7连接；

p除以 4所得余数为 0时， 所述第一移位寄存器的第 p级移位寄存器单 元与第八时钟信号输入端 CLK8连接；

p为小于等于 N的整数， M为所述第一移位寄存器包括的移位寄存器单 元的级数， M为 4的倍数；

在图 9中， Output21、 Output22、 Output23、 Output24、 Output25、 Output26、 Output27、 Output28指示的分别是第二移位寄存器包括的第� ��级移位寄存器 SR21的输出端、 第二移位寄存器包括的第二级移位寄存器 SR22的输出端、 第二移位寄存器包括的第三级移位寄存器 SR23的输出端、 第二移位寄存器 包括的第四级移位寄存器 SR24的输出端、 第二移位寄存器包括的第五级移 位寄存器 SR25的输出端、第二移位寄存器包括的第六级� �位寄存器 SR26的 输出端、 第二移位寄存器包括的第七级移位寄存器 SR27的输出端、 第二移 位寄存器包括的第八级移位寄存器 SR28的输出端；

Input21、 Input22、 Input23、 Input24、 Input25、 Input26、 Input27、 Input28 指示的分别是第二移位寄存器包括的第一级移 位寄存器 SR21的输入端、 第 二移位寄存器包括的第二级移位寄存器 SR22的输入端、 第二移位寄存器包 括的第三级移位寄存器 SR23的输入端、 第二移位寄存器包括的第四级移位 寄存器 SR24的输入端、第二移位寄存器包括的第五级� �位寄存器 SR25的输 入端、 第二移位寄存器包括的第六级移位寄存器 SR26的输入端、 第二移位 寄存器包括的第七级移位寄存器 SR27的输入端、 第二移位寄存器包括的第 八级移位寄存器 SR28的输入端；

Reset21、 Reset22、 Reset23、 Reset24、 Reset25、 Reset26指示的分别是第 二移位寄存器包括的第一级移位寄存器 SR21的复位信号输入端、 第二移位 寄存器包括的第二级移位寄存器 SR22的复位信号输入端、 第二移位寄存器 包括的第三级移位寄存器 SR23的复位信号输入端、 第二移位寄存器包括的 第四级移位寄存器 SR24的复位信号输入端、 第二移位寄存器包括的第五级 移位寄存器 SR25的复位信号输入端、 第二移位寄存器包括的第六级移位寄 存器 SR26的复位信号输入端；

如图 10所示， 接入第一移位寄存器的第一时钟信号、 第二时钟信号、 第 三时钟信号和第四时钟信号， 以及接入第一移位寄存器的第五时钟信号、 第 六时钟信号、 第七时钟信号和第八时钟信号的时钟周期相同 ， 都为 T;

第一时钟信号、 第五时钟信号、 第二时钟信号、 第六时钟信号、 第三时 钟信号、 第七时钟信号、 第四时钟信号和第八时钟信号之间的时间间隔 依次 为 T/8;

第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号之间的时 间间隔依次为 T/4;

PU3指示的是第一移位寄存器的第三级移位寄存 器单元的上拉节点；

A、 B、 C、 D、 E指示的分别是输入阶段、 时间间隔、 输出阶段、 输出端 复位阶段、 上拉节点复位阶段。

本发明的实施例还提供了一种显示装置， 包括上述的栅极驱动装置。 所 述述显示装置可以包括液晶显示装置， 例如液晶面板、 液晶电视、 手机、 液 晶显示器。 除了液晶显示装置外， 所述显示装置还可以包括有机发光显示器 或者其他类型的显示装置， 比如电子阅读器等。

以上说明对本发明而言只是说明性的， 而非限制性的， 本领域普通技术 人员理解， 在不脱离所附权利要求所限定的精神和范围的 情况下， 可做出许 多修改、 变化或等效， 但都将落入本发明的保护范围内。