本发明涉及显示技术领域， 尤其涉及一种移位寄存器单元、 栅极 驱动电路及显示器件。 背景技术

液晶显示器 ( Liquid Crystal Display, 简称 LCD )具有低辐射、 体 积小及低耗能等优点， 被广泛地应用在笔记本电脑、 平面电视或移动 电话等电子产品中。 液晶显示器是由位于水平和垂直两个方向的像 素矩阵交错构成。 当液晶显示器进行显示时， 数据驱动电路可以将输入的显示数据及时 钟信号定时顺序锁存， 并将输入的显示数据转换成模拟信号后输入到 液晶面板的数据线， 栅级驱动电路则可以将输入的时钟信号经过移 位 寄存器转换成控制像素开启 /关断的电压， 并逐行施加到液晶面板的栅 级线上。 为了进一步降低液晶显示器产品的生产成本， 现有的栅极驱动电 路常釆用 GOA ( Gate Driver on Array , 阵列基板行驱动）设计将 TFT ( Thin Film Transistor, 薄膜场效应晶体管）栅极开关电路集成在显示 面板的阵列基板上， 以形成对显示面板的扫描驱动， 从而可以省掉栅 极驱动集成电路部分， 其不仅可以从材料成本和制作工艺两方面降低 产品成本， 而且显示面板可以做到两边对称和窄边框的美 观设计。 这 种利用 GOA技术集成在阵列基板上的栅极开关电路也称 为 GOA电路 或移位寄存器电路。

现有的 GOA电路中， 需要 TFT的开启或关断来实现对应行的栅 线的开启或关闭。 具体地， 可以通过信号输入端向 GOA电路中的 TFT 输入控制信号使得 TFT关断， 从而控制该 TFT对应行的栅线无信号输 出。 然而， 当该控制信号为交流方波时， 会使得 TFT的关断状态出现 间隙， 从而不能保证该 TFT对应行的栅线在非输出阶段一直保持无信 号输出的状态。 如果釆用直流信号来控制 TFT关断， 虽然可以避免上 述间隙的产生， 但是长时间处于该直流高电平的 TFT会产生阔值电压 漂移， 最终导致 TFT无法正常开启， 从而降低 TFT以及 GOA电路的 稳定性。 发明内容

按照本发明的实施例， 提供一种移位寄存器单元、 栅极驱动电路 及显示器件， 能够使得非输出行的栅线一直保持无信号输出 的状态。 在本发明的实施例中可釆用如下技术方案：

按照本发明实施例的一方面， 提供一种移位寄存器单元， 包括： 输入模块， 分别连接第一信号输入端和上拉控制节点， 用于根据 所述第一信号输入端输入的信号控制所述上拉 控制节点的电位；

上拉模块， 分别连接第一时钟信号端、 上拉控制节点以及本级信 号输出端， 用于在所述上拉控制节点的控制下使得所述本 级信号输出 端输出所述第一时钟信号端的信号；

下拉控制模块， 分别连接电压端、 所述上拉控制节点、 所述第一 信号输入端、 下拉控制节点， 用于根据所述第一信号输入端输入的信 号以及所述上拉控制节点的电位控制所述下拉 控制节点的电位； 第一下拉模块， 分别连接电压端、 所述下拉控制节点和所述本级 信号输出端， 用于在所述下拉控制节点的控制下将所述本级 信号输出 端输出的信号下拉为低电平；

第二下拉模块， 分别连接所述电压端、 第二时钟信号端和所述本 级信号输出端， 用于根据所述第二时钟信号端输入的信号将所 述本级 信号输出端输出的信号下拉为低电平； 以及 复位模块， 分别连接所述电压端、 第二信号输入端、 所述上拉控 制节点以及所述本级信号输出端， 用于根据所述第二信号输入端输入 的信号复位所述上拉控制节,、的电位以及所� �本级信号输出端输出的 信号。 按照本发明实施例的另一方面， 提供一种栅极驱动电路， 包括如 上所述的任意一种移位寄存器单元； 除第一级移位寄存器单元外， 其余每个移位寄存器单元的信号输 入端连接与其相邻的上一级移位寄存器单元的 本级信号输出端； 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的本级 信号输出端与其相邻的下级移位寄存器单元的 信号输入端相连接。 按照本发明实施例的又一方面， 提供一种显示器件， 包括如上所 述的任意一种栅极驱动电路。 本发明实施例提供一种移位寄存器单元、 栅极驱动电路及显示器 件。 该移位寄存器单元包括输入模块、 上拉模块、 下拉控制模块、 第 一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下 拉模块和第二下拉模块交替将与它们相连接的 上拉模块的输出电压下 拉至低电平， 从而使得非输出行的栅线能够保持无信号输出 的状态。 附图说明 为了更清楚地说明本发明实施的技术方案， 下面将对实施例描述中所 需要使用的附图作简单地介绍。显而易见地， 下面描述中的附图仅仅是本发 明的一部分实施例，对于本领域普通技术人员 来讲，在不付出创造性劳动的 前提下， 还可以根据这些附图获得其他的附图。 图 1为按照本发明实施例的一种移位寄存器单元� �结构示意图； 图 2 为按照本发明实施例的一种移位寄存器单元的 工作信号时序 波形图； 图 3为按照本发明实施例的另一种移位寄存器单� �的结构示意图； 图 4、 图 5、 图 6、 图 7、 图 8为按照本发明实施例的移位寄存器 单元的工作状态示意图； 图 9为按照发明实施例的一种栅极驱动电路的结� �示意图。 具体实施方式 下面将结合附图对本发明实施例的技术方案进 行清楚、 完整地描述。 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例，本领域普通技术人员 在没有做出创造性劳动前提下 所获得的所有其他实施例， 都属于本发明保护的范围。 本发明所有实施例中釆用的晶体管均可以为薄 膜晶体管或场效应 管或其他特性相同的器件。 由于这里釆用的晶体管的源极、 漏极是对 称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分 晶体管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以将晶体管分为 N型晶体管或 P型晶 体管， 在本发明实施例中， 当釆用 N型晶体管时， 其第一极可以是源 极， 第二极可以是漏极， 当釆用 P型晶体管时， 其第一极可以是漏极， 第二极可以是源极。 本发明实施例中所釆用的晶体管可以均为 N型晶 体管， 也可以均为 P型晶体管。 在以下实施例中， 均是以晶体管均为 N型晶体管为例进行的说明， 可以想到， 当均釆用 P型晶体管时需要 相应调整驱动信号的时序。 如图 1 所示， 按照本发明实施例的一种移位寄存器单元， 包括： 输入模块 10、 上拉模块 20、 下拉控制模块 30、 第一下拉模块 31、 第 二下拉模块 40以及复位模块 50。 在图 1 中， 输入模块 10分别连接第一信号输入端 INPUT和上拉 控制节点 Q， 用于根据第一信号输入端 INPUT输入的信号控制上拉控 制节点 Q的电位；

上拉模块 20分别连接第一时钟信号端 CLKB、上拉控制节点 Q以 及本级信号输出端 OUTPUT , 用于在上拉控制节点 Q的电位的控制下 使得本级信号输出端 OUTPUT 输出上述第一时钟信号端 CLKB 的信 号；

下拉控制模块 30分别连接电压端 V、 上拉控制节点 Q、 第一时钟 信号端 CLKB、 下拉控制节点 QB， 用于根据第一时钟信号端 CLKB输 入的信号以及上拉控制节点 Q的电位的控制下拉控制节点 QB的电位； 第一下拉模块 31分别连接电压端 V、 下拉控制节点 QB、 本级信 号输出端 OUTPUT , 用于在下拉控制节点 QB 的电位的控制下将本级 信号输出端 OUTPUT输出的信号下拉为低电平； 第二下拉模块 40， 分别连接电压端 、 第二时钟信号端 CLK和本 级信号输出端 OUTPUT ,用于根据第二时钟信号端 CLK输入的信号将 本级信号输出端 OUTPUT输出的信号下拉为低电平。 需要说明的是， 如图 2所示， 第一时钟信号端 CLKB和第二时钟 信号端 CLK输入的信号周期相同相位相反。 在图 1 中， 复位模块 50 分别连接电压端 V、 第二信号输入端 RESET, 上拉控制节点 Q以及本级信号输出端 OUPUT， 用于根据第二 信号输入端 RESET输入的信号复位上拉控制节点 Q的电位以及本级信 号输出端 OUPUT输出的信号。 需要说明的是， 电压端 V可以为接地端， 或电压端 V输入低电平 VSS或 VGL， 或者电压端 V也可以是高电压 Vdd。 由于在本发明实施 例中的晶体管是以 N型为例进行的说明， 因此以下实施例均以电压端 V输入低电平 VGL为例进行说明。 本发明实施例提供一种移位寄存器单元。 该移位寄存器单元包括 输入模块、 上拉模块、 下拉控制模块、 第一下拉模块、 第二下拉模块 以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替 将与它们相连接的上拉模块的输出电压下拉至 低电平， 从而使得非输 出行的栅线能够保持无信号输出的状态。 进一步地， 如图 3所示， 输入模块 10可包括： 第一晶体管 Ml， 其第一极与栅极连接第一信号输入端 INPUT , 第 二极与上拉控制节点 Q相连接。 第二晶体管 M2， 其第一极连接第一信号输入端 INPUT ,栅极连接 第二时钟信号端 CLK， 第二极与上拉控制节点 Q相连接。 进一步地， 上拉模块 20包括： 第三晶体管 M3， 其第一极连接第一时钟信号端 CLKB， 栅极连接 上拉控制节点 Q， 第二极与本级信号输出端 OUTPUT相连接。 电容 C， 并联于第三晶体管 M3的栅极与第二极之间。 进一步地， 下拉控制模块 30包括：

第四晶体管 M4， 其第一极和栅极连接第一时钟信号端 CLKB ; 第五晶体管 M5， 其第一极连接第一时钟信号端 CLKB， 栅极连接 第四晶体管 M4的第二极，该第五晶体管 M5的第二极连接下拉控制节 点 QB ; 第六晶体管 M6， 其第一极连接复位模块 50， 栅极连接下拉控制 节点 QB， 第二极与电压端 VGL相连接； 第九晶体管 M9， 其第一极^接第四晶体管 M4的第二极， 栅极连 接上拉控制节点 0， 第二极与电压端 VGL相连接； 第十晶体管 M10， 其第一极连接下拉控制节点 QB， 栅极连接上拉 控制节点 0， 第二极与电压端 VGL相连接。

进一步地， 第一下拉模块 31包括：

第七晶体管 M7， 其第一极连接上拉控制节点 Q， 栅极连接下拉控 制节点 QB， 第二极与电压端 VGL相连接；

第八晶体管 M8， 其第一极连接本级信号输出端 OUTPUT ,栅极连 接下拉控制节点 QB， 第二极与电压端 VGL相连接。 进一步地， 第二下拉模块 40包括：

第十一晶体管 Ml l， 其第一极连接本级信号输出端 0UPUT , 栅极 连接第二时钟信号端 CLK， 第二极与电压端 VGL相连接。 进一步地， 复位模块 50包括：

第十二晶体管 M12， 其第一极连接上拉控制节点 Q， 栅极连接第 二信号输入端 RESET , 第二极与电压端 VGL相连接；

第十三晶体管 M13， 其第一极连接本级信号输出端 OUTPUT , 栅 极连接第二信号输入端 RESET , 第二极与电压端 VGL相连接；

第十四晶体管 M14， 其第一极连接第一时钟信号端 CLKB， 栅极 连接上拉控制节点 Q， 第二极与第六晶体管 M6的第一极相连接。

其中， 复位模块 50还包括： 下级信号触发端 C0UT， 与第十四晶 体管 M14的第二极相连接。

这样一来， 由于第一时钟信号端 CLKB与第二时钟信号端 CLK输 入的信号周期相同相位相反， 因此， 在非输出时间内， 第一下拉模块 31通过下拉控制节点 Q B以及第二下拉模块 40通过控制第十一晶体管 Mi l 的开启和关闭， 因此可以交替将与它们相连接的本级信号输出 端 OUTPUT 的输出电压下拉至低电平， 从而使得非输出行的栅线能够在 上述非输出时间内一直保持无信号输出的状态 。

以下以图 3所示的结构为例并结合如图 2所示的该移位寄存器单 元的输入输出时序图， 对该移位寄存器单元的工作过程进行详细的描 述。 Tl阶段： INPUT: 1 ; CLKB=0; QB=0; CLK=1 ; Q=l ; OUTPUT=0; RESET=0。

如图 4所示， 由于在 Tl阶段中第一信号输入端 INPUT=1， 因此第一晶 体管 Ml 导通并控制移位寄存器开始工作， 第一信号输入端 INPUT通过第 一晶体管 Ml 为电容 C充电并将上拉控制节点 Q的电位拉高。 由于第二时 钟信号端 CLK = 1， 因此通过导通第二晶体管 M2为电容 C加速充电； 第三 晶体管 M3 导通， 由于第一时钟信号端 CLKB = 0， 因此本级信号输出端 OUTPUT=0， 无信号输出。 因为第一时钟信号端 CLKB = 0， 因此第四晶体 管 M4、 第五晶体管 M5断开， 使得下拉控制节点 QB为低电位 QB=0， 第 九晶体管 M9和第十晶体管 M10在上拉控制节点 Q的高电平控制下导通， 从而避免当下拉控制节点 QB的电位误被升高至高电平时，能够将下拉控� �� 节点 QB的电位拉至低电平 VGL。 这样一来， 第一下拉模块 31处于非工作 状态。 然而， 由于此时的第二时钟信号端 CLK = 1， 使得第十一晶体管 Mi l 导通， 第二下拉模块 40 开始工作， 从而可以将本级信号输出端 OUTPUT 拉低至低电平 VGL即 OUTPUT=0， 从而控制非输出行的栅线无信号输出。 T1 阶段为该移位寄存器中电容 C的充电阶段。

T2阶段： INPUT=0; CLKB=1 ; QB=0; CLK=0; Q=l ; OUTPUT=l ; RESET=0。 如图 5所示， 由于在 T2阶段中第一信号输入端 INPUT=0; 第二时钟信 号端 CLK=0， 因此， 第一晶体管 Ml、 第二晶体管 M2断开。 此时， 第十一 晶体管 Mi l断开， 因此， 第二下拉模块 40处于非工作状态。 由于第一时钟 信号端 CLKB=1， 第四晶体管 M4、 第五晶体管 M5导通， 使得下拉控制节 点 QB的电位升高， 但是由于电容 C的自举作用将上拉控制节点 Q 的电位 进一步拉高， 因此第九晶体管 M9和第十晶体管 M10导通， 又将下拉控制 节点 QB 的电位拉低至低电平， 从而使得 QB=0。 这样一来， 第六晶体管 M6、 第七晶体管 M7以及第八晶体管 M8关闭， 第一下拉模块 31同样处于 非工作状态。 上拉控制节点 Q输出高电平将第三晶体管 M3导通， 使得第 一时钟信号端 CLKB输出的高电平输入至本级信号输出端 OUTPUT, 进而 由本级信号输出端 OUTPUT将该高电平输出到与该移位寄存器单元对 应的 一行栅线上，使液晶面板的显示区域内位于该 行栅线上的所有薄膜晶体管开 启， 数据线开始写入信号。 同时， 上拉控制节点 Q输出高电平开启第十四 晶体管 M14， 因此下级信号触发端 COUT同样输出高电平， 从而使得在输 出时间内， 下级信号触发端 COUT能够向下一级移位寄存器单元输入触发 信号。 T2 阶段为该移位寄存器开启的阶段。

T3阶段： INPUT=0; CLKB=0; QB=0; CLK=1 ; Q=0; OUTPUT=0; RESET=1。 如图 6所示， 由于在 T3阶段中第二信号输入端 RESET=1， 因此第十 二晶体管 M12和第十三晶体管 M13导通， 第十二晶体管 M12将上拉控制 节点 Q的电位以及本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 从而可以避免上拉控制节点 Q或本级信号输出端 OUTPUT输出的信号在其 他干扰信号的作用下变为高电平。 由于第十二晶体管 M12 和第十三晶体管 M13 能够同时导通， 并最终能够使本级信号输出端 OUTPUT输出低电平， 因此当这两个薄膜晶体管中的一个发生损坏时 ，另一个仍然能够保持本级信 号输出端 OUTPUT输出低电平， 这种设置起到了双保险的作用， 从而能够 更好地避免本级信号输出端 OUTPUT在其他干扰信号的作用下变为高电 平， 并使其所控制的一行栅线在高电平作用下开启 造成的栅线开启错误。 此外， 第一时钟信号端 CLKB=0， 第四晶体管 M4、 第五晶体管 M5断 开， 使得下拉控制节点 QB为低电位 QB=0， 因此第六晶体管 M6、 第七晶 体管 M7以及第八晶体管 M8断开， 第一下模块 31处于非工作状态。 同时， 第二时钟信号端 CLK=1， 第十一晶体管 Mi l导通， 第二下拉模块 40开始 工作，从而可以将本级信号输出端 OUTPUT输出的信号拉低至低电平 VGL 即 OUTPUT=0， 从而使得该移位寄存器单元对应的栅线在非输 时间内无信 号输出。 T3阶段为移位寄存器复位的阶段。

T4阶段： INPUT=0; CLKB=1 ; QB=1 ; CLK=0; Q=0; OUTPUT=0; RESET=0。 如图 7所示， 由于在 T4阶段中第一信号输入端 INPUT=0， 第二时钟信 号端 CLK=0， 第二信号输入端 RESET=0; 因此， 第一晶体管 Ml、 第二晶 体管 M2、 第三晶体管 M3、 第九晶体管 M9、 第十晶体管 M10、 第十二晶 体管 M12、第十三晶体管 M13以及第十四晶体管 M14均断开， 同时第十一 晶体管 Mi l也断开， 第二下拉模块 40处于非工作状态。 由于第一时钟信号 端 CLKB=1， 第四晶体管 M4、第五晶体管 M5导通，使得下拉控制节点 QB 的电位升高 QB=1。 这样一来， 第六晶体管 M6、 第七晶体管 M7以及第八 晶体管 M8导通， 第六晶体管 M6将下级信号触发端 COUT的电位拉至低 电平 VGL， 从而使得在非输出时间内， 下级信号触发端 COUT不能向下一 级移位寄存器单元输入触发信号； 第八晶体管 M8 将本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 从而使得在非输出时间内， 本级信 号输出端 OUTPUT=0， 无信号输出。

T5阶段： INPUT=0; CLKB=0; QB=0; CLK=1 ; Q=0; OUTPUT=0; RESET=0。 如图 8所示， 由于在 T5阶段中第一信号输入端 INPUT=0， 第一时钟信 号端 CLKB=0， 第二信号输入端 RESET=0， 第一晶体管 Ml、 第二晶体管 M2、第三晶体管 M3、第四晶体管 M4、第五晶体管 M5、第十二晶体管 M12、 第十三晶体管 M13均断开， 上拉控制节点 Q的电位为低电平， 因此第九晶 体管 M9、 第十晶体管 M10以及第十四晶体管 M14也处于断开状态。 下拉 控制节点 QB的电位为低电平， 使得第六晶体管 M6、 第七晶体管 M7和第 八晶体管 M8也断开。 第二时钟信号 CLK=1， 第十一晶体管 Mi l导通， 可 以将本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 因此可以避免 本级信号输出端 OUTPUT在其他干扰信号的作用下变为高电平， 使其所控 制的一行栅线在高电平作用下开启造成栅线开 启错误。 此后直到下一次第一信号输入端 INPUT 为高电平时，该移位寄存器单 元重复 T4 和 T5 阶段， 这一时期可以称为移位寄存器单元的非工作时 间。 而 Tl ~ T3 阶段可以称为移位寄存器单元的工作时间。 本级信号输出端 OUTPUT和下级信号触发端 COUT只有在 T2阶段， 即移位寄存器的开启 阶段， 才输出高电平， 其它非输出时间均无信号输出。

综上所述， 可以看出由于第一时钟信号端 CLKB 和第二时钟信号端 CLK输出波形相互互补， 因此它们可以通过控制第一下拉模块 31和第二下 拉模块 40交替地将本级信号输出端 OUTPUT以及下级信号触发端 COUT 的输出电位拉低至低电平 VGL， 这样一来， 本级信号输出端 OUTPUT 和下级信号触发端 COUT可以在非输出时间内，使得该移位寄存器� �元 对应行的栅线能够一直保持无信号输出的状态 。 本发明实施例提供一种栅极驱动电路， 如图 9所示， 包括多级如 上所述的移位寄存器单元。 图 9 中仅以五个移位寄存器单元为例进行 说明， 分别为第 n-2 级移位寄存器单元、 第 n-1 级移位寄存器单元、 第 n级移位寄存器单元、 第 n+1级移位寄存器单元和第 n+2级移位寄 存器单元。

其中， 每一级移位寄存器单元的输出端 OUTPUT输出本级的行扫描信 G;每个移位寄存器单元都有一个第一时钟信号� �� CLKB和一个第二时钟信 号端 CLK输入信号； 第一时钟信号端 CLKB与第二时钟信号端 CLK输入 的信号具有 180度的相位差， 并且第一时钟信号端 CLKB和第二时钟信号 端 CLK输入的信号均在各自的工作周期内一半时间 输出高电平， 另一半时 间输出氐电平。 其中 VGL可以为 VSS。 除第一级移位寄存器单元外， 其余每个移位寄存器单元的信号输入端 例如 G(n-l)连接与其相邻的上一级移位寄存器单元的 本级信号输出端 OUTPUT。 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的本级信号 输出端 OUTPUT 与其相邻的下一级移位寄存器单元的信号输入 端例如 G(n-l)相连接。 进一步地， 除第一级移位寄存器单元外， 其余每个移位寄存器单元 的信号输入端连接与其相邻的上一级移位寄存 器单元的下级信号触发 端 C0UT。 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的下级 信号触发端 C0UT与其相邻的下级移位寄存器单元的信号输� �端相连 接。 这样一来， 第 n 级移位寄存器单元的输出 G(n)， 不仅向第 n-1 级 移位寄存器单元反馈以关断第 n-1 级移位寄存器单元，同时还向第 n+1 级移位寄存器单元输出信号以作为该第 n+1 级移位寄存器单元的触发 信号。 本发明实施例提供一种栅极驱动电路。 该栅极驱动电路包括移位 寄存器单元， 该移位寄存器单元包括输入模块、 上拉模块、 下拉控制 模块、 第一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替将与它们相 连接的上拉模块的输出 电压下拉至低电平， 从而使得非输出行的栅线能够保持无信号输出 的 状态。 本发明实施例提供一种显示器件， 包括如上所述的任意一种栅极驱动 电路。 具有与本发明前述实施例提供的栅极驱动电路 相同的有益效果， 由于栅极驱动电路在前述实施例中已经进行了 详细说明， 此处不再赘 述。 该显示器件具体可以为液晶显示器、 液晶电视、 数码相框、 手机、 平板电脑等任何具有显示功能的液晶显示产品 或者部件。 本发明实施例提供一种显示装置， 包括栅极驱动电路。 该栅极驱 动电路包括移位寄存器单元， 该移位寄存器单元包括输入模块、 上拉 模块、 下拉控制模块、 第一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替将与它们相 连接 的上拉模块的输出电压下拉至低电平， 从而使得非输出行的栅线能够 保持无输出的状态。 本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步 骤可以通过程序指令相关的硬件来完成，前述 的程序可以存储于一计算机可 读取存储介质中， 该程序在执行时，执行包括上述方法实施例的 步骤； 而前 述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码 的介质。

以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并 不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露 的技术范 围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范 围为准。