Beschreibung

Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals

Die Erfindung betrifft einen Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals, umfassend mindestens einen Integrator, einen 1-Bit-Digital-Analog-Wandler und einen Komparator, wobei das analoge Signal und ein erstes Ausgangssignal des I-Bit-Digital-Analog-Wandlers summiert dem Integrator zuführbar sind, wobei ein zweites Ausgangssignal des Integrators mittelbar oder unmittelbar im Komparator mit einer Referenzspannung vergleichbar ist, wobei ein drittes AusgangsSignal des Komparators einem mit einer Abtastfrequenz beaufschlagten Flipflop zuführbar und von diesem getaktet dem I-Bit-Digital-Analog-Wandler als getaktetes Signal zuführbar ist, wobei das dritte Ausgangssignal eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms bildet.

Sigma-Delta-Wandler (auch Delta-Sigma-Wandler genannt) dienen der Wandlung analoger Eingangssignale in digitale Ausgangssignale bzw. umgekehrt,- gelegentlich auch der Analog-Analog- oder Digital-Digital -Wandlung. Das Prinzip der Delta-Sigma- Wandlung beruht auf einer zunächst groben Messung des analogen Signals . Der dabei entstehende Messfehler wird in einem Integrator integriert und über eine Gegenkopplung fortwährend kompensiert. In der Gegenkopplung ist ein I-Bit- Digital-Analog-Wandler angeordnet, der einem "1"-Bit den größtmöglichen und einem "0"-Bit den kleinstmöglichen Eingangswert zuordnet - ob dies nun Spannungen (Analogeingang) oder PCM-Daten (Digitaleingang) sind. Je nachdem, ob eine Analog-Digital -Wandlung (ADC) , eine Digital- Analog-Wandlung (DAC) , eine Analog-Anlog-Wandlung (bei der SACD) oder eine Digital -Digital -Wandlung (denkbar zur

Abtastratenkonvertierung) vorgenommen werden soll, sind die einzelnen Blöcke des Delta-Sigma-Modulators digital oder analog ausgeführt .

Vorteilhaft gegenüber anderen AD-Wandlungsprinzipien ist die hohe Abtastrate des Analogsignals im Vergleich zur Bandbreite des Nutzsignals. Durch diese überabtastung benötigt ein analoger Bandbegrenzungsfilter, welcher zum Einhalten des Nyquist -Shannon-Abtasttheorems erforderlich ist, nur eine geringe Flankensteilheit und kann entsprechend einfach aufgebaut sein. Der Integrator ist üblicherweise als Operationsverstärker realisiert. Nachteilig ist, dass ein Operationsverstärker nur dann sauber integriert, wenn er mit relativ langsamen Signalen angesteuert wird. Bei Sigma-Delta- Wandlern ist jedoch eine sehr hohe Abtastfrequenz gewünscht.

Es ist eine Aufgabe der Erfindung, einen verbesserten Sigma- Delta-Wandler und ein verbessertes Verfahren zur Digitalisierung eines analogen Signals anzugeben.

Die Aufgabe wird erfindungsgemäß gelöst durch einen Sigma- Delta-Wandler mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zur Digitalisierung eines analogen Signals mit den

Merkmalen des Anspruchs 8.

Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche .

Ein erfindungsgemäßer Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals umfasst mindestens einen Integrator, einen 1 -Bit -Digital -Analog-Wandler und einen Komparator. Das analoge Signal und ein erstes Ausgangssignal des 1-Bit- Digital-Analog-Wandlers werden summiert dem Integrator zugeführt bzw. im Integrator summiert. Ein zweites Ausgangssignal des Integrators wird mittelbar oder unmittelbar dem Komparator zugeführt und dort mit einer Referenzspannung verglichen. Ein drittes Ausgangssignal des Komparators wird einem mit einer Abtastfrequenz beaufschlagten Flipflop zugeführt, der insbesondere als ein D-Flipflop ausgebildet sein kann. So getaktet wird das dritte Ausgangssignal dem 1- Bit-Digital -Analog-Wandler als getaktetes Signal zugeführt.

Das dritte Ausgangssignal ist eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms . Der Integrator ist als ein RC-Glied und/oder der 1-Bit-Digital- Analog-Wandler ist als ein Logikgatter ausgebildet. Ver- glichen mit einem Operationsverstärker stellt das RC-Glied einen nahezu idealen Integrator dar, wenn es mit sehr kleinen Spannungshüben am Kondensator betrieben wird. Ein handelsübliches Logikgatter, insbesondere in CMOS-Technologie, wie z.B. ein so genannter 74ACT04 -Baustein oder ein so genannter 74HCT04 -Baustein ist eine sehr schnelle und kostengünstige Lösung, die am Ausgang entweder 0 V oder eine Versorgungs- spannung liefert, die üblicherweise 3,3 V oder 5 V beträgt.

Der als RC-Glied ausgebildete Integrator umfasst vorzugsweise einen Kondensator und zwei mit dem Kondensator verbundene

Widerstände. Der erste Widerstand ist mit dem analogen Signal und der zweite Widerstand mit dem 1-Bit-Digital-Analog- Wandler verbunden. Auf diese Weise findet die Summation im Integrator statt.

Vorzugsweise weisen beide Widerstände den gleichen Widerstandswert auf . Damit wird eine maximale Genauigkeit des RC- Gliedes erreicht.

Bevorzugt ist dem dritten Ausgangssignal des Komparators ein Digitalfilter nachgeschaltet. Auf diese Weise wird der 1-Bit- Binärdatenstrom in ein Datenwort umgewandelt.

Das RC-Glied ist bevorzugt so dimensioniert, dass in Abhäng- igkeit von der Abtastfrequenz ein Wechselspannungsanteil des zweiten Ausgangssignals des Integrators minimiert, jedoch so groß ist, dass der Komparator sicher umschaltet. üblicherweise führt ein Wechselspannungsanteil von einigen mV zu einem guten Ergebnis. Der Wert soll möglichst klein sein, da das RC-Glied dann als nahezu idealer Integrator arbeitet .

In einer weiteren Ausführungsform können mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer

Ordnung kaskadiert angeordnet sein. Je höher die Ordnung ist, desto stärker wird die Verschiebung des Rauschens und desto höhere Frequenzen können genutzt werden. Je höher die überabtastung und je größer die Ordnung ist, um so größer ist der Dynamikumfang des Sigma-Delta-Wandlers .

Im Folgenden wird ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung näher erläutert .

Darin zeigt :

Fig. 1 ein Schaltbild eines Sigma-Delta-Wandlers zur

Digitalisierung eines analogen Signals mit einem 1- Bit-Digital-Analog-Wandler, einem Integrator und einem Komparator.

In Figur 1 ist ein Schaltbild eines Sigma-Delta-Wandlers 1 zur Digitalisierung eines analogen Signals UJVtESS mit einem 1 -Bit-Digital -Analog-Wandler 2 , einem Integrator 3 und einem Komparator 4 gezeigt. Ein bistabiles Kippglied 5 tastet ein drittes Ausgangssignal DATA__OUT des Komparators 4 mit einer Abtastfrequenz CLOCK ab. Ein so getaktetes Signal /DATA_IN wird dem 1-Bit-Digital -Analog-Wandler 2 am Eingang zugeführt. Der 1-Bit-Digital -Analog-Wandler 2 ist als ein Logikgatter, hier ein Gatter eines so genannten 74HC00-Bausteins ausgebildet. Das bistabile Kippglied 5 ist als ein D-Flipflop, beispielsweise eines so genannten 74HC74 -Bausteins ausgebildet. Der 1 -Bit -Digital -Analog-Wandler 2 generiert aus dem getakteten Signal /DATA_IN eine Spannung mit dem Wert 0 oder VCC, die dem Integrator 3 mit dem analogen Signal U_MESS zugeführt und dort summiert wird. Der Integrator 3 ist als ein RC-Glied mit einem Kondensator Cl, einem ersten Widerstand Rl und einem zweiten Widerstand R2 ausgebildet . Ein zweites Ausgangssignal U+ des Integrators stellt sich durch die gezeigte Gegenkopplung auf eine mittlere Spannung von VREF=VCC/2 ein, da diese Spannung über die beiden weiteren Widerstände R3 und R4 an einem invertierenden Eingang IN- des Komparators 4 anliegt, an dessen nichtinvertierendem Eingang

IN+ das zweite Ausgangssignal U+ anliegt. Das dritte AusgangsSignal DATA_OUT des Komparators 4 ist dann eine digitale Repräsentation des analogen Signals U_MESS in der Folge eines Binärdatenstroms mit den Werten 0 und 1.

Die Widerstandswerte der Widerstände Rl und R2 sind vorzugsweise gleich groß.

Dem dritten Ausgangssignal DATA_OUT des Komparators 4 kann ein Digitalfilter nachgeschaltet sein, um den 1-Bit-Binär- datenstrom in ein Datenwort umzuwandeln.

Der als RC-Glied ausgebildete Integrator 3 ist bevorzugt so dimensioniert, dass in Abhängigkeit von der Abtastfrequenz CLOCK ein Wechselspannungsanteil des zweiten AusgangsSignals U+ des Integrators 3 minimiert, jedoch so groß ist, dass der Komparator 4 sicher umschaltet .

Es können alternativ mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer Ordnung kaskadiert angeordnet sein.

Die in der Figur gezeigten Werte der Bauelemente sind exemplarisch gewählt. Ebenso können andere als die gezeigten Bauelemente als 1-Bit-Digital-Analog-Wandler 2, Komparator 4 und Kippglied 5 verwendet werden.

Bezugszeichen

1 Sigma-Delta-Wandler

2 1-Bit-Digital-Analog-Wandler 3 Integrator

4 Komparator

5 Flipflop

Cl Kondensator

CLOCK Abtastfrequenz DATA_IN getaktetes Signal

DATA_OUT drittes Ausgangssignal

IN+ nichtinvertierender Eingang IN- invertierender Eingang

Rl Erster Widerstand R2 Zweiter Widerstand

R3 , R4 weitere Widerstände

UjyiESS analoges Signal

U+ zweites Ausgangssignal

VCC VersorgungsSpannung VREF Referenzspannung