Das technische Gebiet der Erfindung sind die Leistungs-Meßgeräte, mit denen ein Momentanwert für eine aktuell aus einem Netz entnommenen Leistung berechnet wird, wobei der Strom und die Spannung des Netzes beide variabel sind, die Spannung weniger, dennoch spürbar, der Strom deutlich, da er mit seinem Effektivwert wesentlich die Leistung bestimmt, namentlich ob Strom in einer bestimmten Höhe entnommen wird (entnommene Leistung liegt vor) oder der Strom nahezu Null ist (keine Leistung wird entnommen).

Sigma-Delta-Wandler werden in der EP 90 31 3050.8 beschrieben, sie werden dort auch im Zusammenhang mit einer Leistungs-Meßeinrichtung beschrieben, allerdings wird in dem genannten Stand der Technik noch ein (dort mit 5 benannter) Analog/Digital-Umsetzer (ADU) verwendet, der hinsichtlich der Kosten in einem in hohen Stückzahlen hergestellten Gerät nicht vorteilhaft ist.

Die Erfindung hat sich zur Aufgabe gemacht, die Kosten in einem solchen Gerät zu senken und gleichzeitig die Genauigkeit beizubehalten oder sogar zu verbessern. Erreicht wird das mit Anspruch 1 oder Anspruch 10. Dabei wird der Ausgang eines Sigma-Delta-Wandlers (oder: Modulator) mit seinem Bitstrom eingesetzt, um das Vorzeichen eines zweiten Analogsignals in seiner Polarität umzuschalten, proportional zur Bitstromdichte des Ausgangssignals des ersten Modulators (SDM). Die Umschaltung des Vorzeichens wird von der "Multiplizier- Einrichtung" vorgenommen, die aber kein analoger Multiplizierer im üblichen schaltungstechnischen Sinn ist, sondern gemäß Anspruch 6, Alternativen (a) oder

(b) ausgestaltet sein kann.

Die Erfindung erreicht es dabei, ohne einen analogen Multiplizierer für die analogen Meßsignale von Strom und Spannung auszukommen, ohne einen Analog/Digital-Umsetzer mit Parallel-Ausgang auszukommen und als Folge letzteren Verzichtes auch ohne einen digitalen Multiplizierer auszukommen, wenn die Leistung mit ihrem Momentanwert bestimmt werden soll.

Das Verfahren gemäß Anspruch 10 arbeitet mit einem ersten Bitstrom hoher Frequenz, der ein digitaler Bitstrom ist. Dieser Bitstrom moduliert ein (zweites) Analogsignal und schafft damit ein Basissignal u _v , das sowohl beeinflußt ist von dem ersten Analogsignal, als auch von dem zweiten Signal, und damit die

Voraussetzung erfüllt, aus ihm ein Produktsignal u _z zu bestimmen. Wird das erste

Analogsignal, das die Bitstromdichte des Sigma-Delta-Modulators bestimmt, spannungs-proportional gewählt und wird das zweite Analogsignal stromproportional gewählt, so ergibt sich in dem Produktsignal die Leistung, die bei Auswertung des Niederfrequenz-Anteiles des hochfrequent polaritäts- umschaltenden Basissignals zum Vorschein kommt.

Die oben erwähnte "Multiplikation", die in gängigen Leistungs-Meßgeräten als Analogmultiplizierer enthalten ist, beschränkt sich bei obigen Prinzipien darauf, eine Vorzeichenumkehr oder eine Multiplikation mit ±1 zu sein, was mit einfacher

Schaltungstechnik kostengünstig aufzubauen ist. Ein komplexer digitaler Multiplizierer kann ebenfalls entfallen, der zwar ohne die Offset-Problematiken des Analogmultiplizierers aufzubauen wäre, der aber hinsichtlich seines Schaltungsaufwandes erheblich ist und bei Erreichen einer noch hinreichenden Genauigkeit eine Vielzahl von Binärstellen benötigt.

Der Eingangswert des zweiten Sigma-Delta-Wandlers entspricht damit der momentanen Leistung, wird durch die Wirkung des Modulators auf ein digitales Niveau umgesetzt und kann über einen Aufwärts/Abwärts-Zähler in eine entnommene Energie (kWh, sogenannte "Arbeit") umgeformt werden. Der

Integrator kann analog oder digital aufgebaut sein (Anspruch 4), bevorzugt wird der erwähnte Aufwärts/Abwärts-Zähler.

Es ist wichtig zu erwähnen, daß die erfindungsgemäßen Vorschläge nicht nur für Wechselspannungs-Analogsignale (Netzspannung, Netzstrom) eingesetzt werden können, sondern auch für solche "Wechselspannungen", die eine sehr geringe

Frequenz haben, sogar bis zur Frequenz Null. Mithin ist die Schaltung auch geeignet, Gleichspannungssignale miteinander zu multiplizieren, ohne daß Analogmultiplizierer oder Analog/Digital-Umsetzer in Gestalt eines Wandlers verwendet werden, der ausgehend von einem Sample/Hold-Baustein eine digitale Abtastwert-Repräsentation des im Sample/Hold-Baustein gespeicherten

Analogwertes zur Verfügung stellt. Gerade letztere Bausteine sind in der Schaltungstechnik teuer und aufwendig und sie werden erfindungsgemäß vermieden.

Die Multiplikation eines Vorzeichens läßt sich einfach durch eine

Brückenschaltung von vier Analogschaltern erreichen (Anspruch 6, erste Alternative), die Analogschalter werden kreuzweise angesteuert und gesperrt, so daß entweder das eingehende Analogsignal über den sehr niederohmigen Durchlaßwiderstand des ersten Paares von Analogschaltern unverändert durchgeschaltet wird oder aber eine Vertauschung der beiden Eingangsleitungen erfolgt und das Signal invertiert über das andere Paar von niederohmig leitenden Analogschaltern als ein solches Signal weitergegeben wird, das mit -1 multipliziert wurde.

Offset und Nichtlinearität von Analogschaltern sind schaltungstechnisch ausgezeichnet in den Griff zu bekommen und können keine Einflüsse auf die erfindungsgemäße Schaltung ausüben.

Mit der erfindungsgemäßen Schaltung läßt sich mit kostengünstigem Aufwand eine hohe Klassengenauigkeit der Leistungs-Meßgeräte erreichen.

Es kann zusätzlich auch eine Offset-Unterdrückungsschaltung nach Art eine Chopper-Verstärkers erreicht werden, wenn zwei Inverterstufen auf digitalem Niveau vor der Vorzeichen-Invertiereinrichtung und nach dem zweiten Sigma- Delta-Modulator angeordnet werden und synchron invertierend oder nicht- invertierend geschaltet werden (Anspruch 5,9).

Die Erfindung wird nachfolgend anhand mehrerer Ausführungsbeispiele erläutert und ergänzt.

Figur 1 ist eine Blockschaltbild-Repräsentation eines Spannungs/Strom- Multiplizierers, in einer Anwendung als Wechselspannungs-

Multiplizierer. Die Eingangssignale a'(t) und b'(t) können auch Gleichstrom-Signale sein (Wechselspannung mit der Frequenz Null).

Figur 2 ist eine Detail-Schaltung von Figur 1 , die am unteren Rand einen Analogschalter (links) und den nicht-überlappenden Takt für den

Analogschalter zeigt (rechts), im Beispiel Schalter 20a. Figur 2a ist ein Verlauf von Modulationssignalen, gemessen in der Figur 1.

Figur 3 ist eine Schaltung mit einer digitalen Offset-Korrektur durch zwei Exklusiv-Oder-Gater 50a,50b und eine 6Hz Frequenz f _c . Der Takt f _{1 τ} f ₂ für die SC-Logik und die Korrekturfrequenz f _c sind unten dargestellt.

Figur 4 ist eine alternative Gestaltung des "Multiplizierers" 20, der eine

Vorzeichen-Umkehr gesteuert durch das Bitstrom-Dichtesignal u _x des ersten Sigma-Deta-Wandlers 10 ausführt, wobei die alternative

Ausführungsform mit zwei Multiplexern 21a,21b ausgeführt ist, die von den beiden Frequenzen f-| , f2 (im MHz-Bereich) angesteuert werden, die auch die Schaltung der Figur 1 als SC-Technik steuert. Ein einheitliches Schaltungskonzept kann verwendet werden.

Die Leistungsmeßschaltung entsprechend Figur 1 besteht aus zwei Sigma/Delta Modulatoren 10,30, einem analogen Modulator AM, einem Taktgenerator und einem Accumulator der Pulse, die entsprechend Figur 1 verbunden sind. Das analoge Eingangssignal u(t), welches der Meßspannung proportional ist, wird durch den ersten Modulator 10 in einen digitalen Bitstrom u _x (t) umsetzt. Der mit einem Analogeingang sehene Modulator (AM) wird von zwei Signalen

gesteuert. Auf der Analogseite ist dies das dem Strom i(t) proportionale Signal und auf der digitalen Steuerseite das Bitstrom-Signal u _x (t). Der Modulator multipliziert das Vorzeichen u _x (t) mit dem analogen Eingangssignal. Damit ist das Ausgangssignal des Modulators in seinem Mittelwert proportional zum Produkt von i(t) und u(t), da u _x (t) in seinem Mittelwert u(t) entspricht. Das Ausgangssignal des Modulators wird anschließend einem zweiten Sigma/Delta Modulator 30 zugeführt. Damit ist der Ausgangspulsstrom in seiner Gewichtung auch dem Produkt i(t) und u(t) proportional. Der resultierende Pulsstrom u _z (t) am Ausgang des zweiten Sigma/Delta Modulators wird dem Accumulatoreingang der Summiereinheit 40 zugeführt (z.B. als digitaler Up/Down-Zähler). Das

Ausgangssignal des Accumulators gibt einen niederfrequenten Bitstrom, welcher der mittleren Leistung entspricht, ab. Durch die Integration werden hochfrequente Quantisierungsgeräusche der Modulatoren weitgehend unterdrückt.

Die beiden identischen Blöcke der Schaltung bestehen aus synchronen

Sigma/Delta Modulatoren erster Ordnung. Zusätzlich zu den beiden Sigma/Delta Modulatoren werden fast keine Schaltelemente benötigt. Dies ist gerade ein Vorteil.

Ein konventioneller Sigma/Delta Modulator erster Ordnung enthält einen

Integrator, einen 1-Bit-Quantisierer (Komparator), einen Ausgang, der mit einer Abtastfrequenz Fs abgetastet wird und einen 1-Bit-Digital-Analog-Wandler, der die +/-U _Ref Spannung entsprechend dem Vorzeichen des abgetasteten Signals des Komparators. Bei jedem Abtastpunkt integriert der Integrator die Differenz (das Fehlersignal) zwischen dem Eingang x(t) und dem Wandlerausgang. Das

Vorzeichen der Differenz wird für eine Abtastperiode im Quantisierer gespeichert. Wenn der Komparatorausgang y(t) logisch 1 ist, wird die positive Spannung +U _Ref zu dem Eingang des Integrators zurückgeführt. Das rückgekoppelte Signal verhält sich in seinem Pulsstrom proportional zum Eingangssignal, da der Fehler des Integrators auf Null geregelt wird. Als Z-transformiertes Signal kann die Funktion

des Modulators durch folgende Gleichung beschrieben werden: y(z) = x(z) + (1-z-1) χQ(z), wobei Q(z) das Quantisierungsrauschen des Modulators ist. Das Spektrum des zweiten Terms der Gleichung befindet sich im Hochfrequenzbereich knapp unterhalb des Basisbandes und kann deswegen leicht durch digitale Filterung, sowie z.B. durch Integration unterdrückt werden.

Der große Vorteil von Sigma/Delta Modulatoren ist ihre gute Integrierbarkeit in konventionelle IC-Technologie. Typische Sigma/Delta Modulatoren nutzen konventionelle IC-Designs mit Switched-Capacitor-Integratoren. Dies ist eine der effizientesten Methoden der Mikroelektronik, da Switched-Capacitor (SC) Schaltungen sich leicht bei hoher Qualität in Massentechnologien wie CMOS herstellen lassen.

Das Prinzip von SC-Schaltkreisen nutzt den Ladungstransport zwischen

Kondensatoren, kommutiert durch analoge Schalter. Dabei wird die Frequenz der Kommutierung so gewählt, daß sie wesentlich höher als die der Eingangssignale ist. In dem Beispiel des Stromzählers liegt die Abtastfrequenz typisch im Bereich von MHz gegenüber 50Hz oder 60Hz der Eingangssignale. Die Analogschalter in Switched-Capacitor-Schaltkreisen werden durch zwei sich nicht überlappende

Rechtecksignale mit gegenläufigen Phasenlagen gesteuert (z.B. Figur 2, unten). Der Taktgenerator des Schaltkreises wird so ausgelegt, daß die Schaltflanken der Signale sich mit genügendem Abstand nicht überlappen. Dies verhindert Ladungsverluste bei der Weiterleitung. Während der einen Phase des Taktsignales wird ein Teil der Kondensatoren an eine Spannungsquelle geschaltet und auf diese Spannung aufgeladen. Während der zweiten Phase des Taktsignales werden die Ladungen mit Hilfe von analogen Schaltern und Operationsverstärkern auf andere Kondensatoren umgeladen. Als Ergebnis kann das Ausgangssignal durch mathematische Operation zwischen den Eingangssignalen, wie Addition, Subtraktion, Multiplikation mit festen

Koeffizienten, Verzögerung und Integration beschrieben werden, wofür nur

Kondensatoren verschiedener Verhältnisse, analoge Schalter und Operationsverstärker benötigt werden. Beispielsweise kann ein hochohmiger Widerstand durch einen kleinen Kondensator CS, der mit einer Schaltfrequenz FS geschaltet wird, approximiert werden. Der equivalente Widerstand entspricht 1/(Fs*Cs). Wenn man dieses Signal mit einem ungeschalteten Kondensator Cint oder an einen Summierknoten eines Operationsverstärkers mit einem ungeschalteten Kondensator in der Rückkopplung verbindet, so läßt sich durch diesen „Widerstand" eine Zeitkonstante R ^* C=[Cint/(Cs*Fs)] einstellen, die nur durch das Verhältnis der Kondensatoren und der Abtastfrequenz bestimmt wird. Dies ist ein großer Vorteil von Switched-Capacitor Schaltkreisen, da in konventionellen IC-Technologien gerade Kondensatorverhältnisse sehr genau gefertigt werden können, dagegen läßt sich der absolute Wert eines Kondensators oder Widerstandes in üblichen IC-Technologien nur ungenau bestimmen. Dies ist ein Grund, warum Switched-Capacitor Techniken bei sehr vielen hochauflösenden Wandlerprinzipien eingesetzt werden.

In Figur 2 ist eine mögliche Ausführung der Schaltung der Erfindung dargestellt. Typischerweise werden derartige Schaltungen voll differentiell im analogen Datenpfad ausgeführt. Zur Vereinfachung der Darstellung wird hier eine Single- Ended SC-Schaltung beschrieben. Der Analogmodulator wird durch vier kreuzweise verschaltete Analogschalter 20a bis 20d, die es erlauben, die Polarität des Eingangssignals i(t) zu invertieren, dargestellt. Das Eingangssignal des ersten Sigma/Delta Modulators SDM1 liefert das Ausgangssignal u _x (t). Ist das logische Signal Null, so ist der Ausgang des Modulators u _y (t) = -i(t). Ist u _x (t) = 1 , so entspricht das Ausgangssignal des Modulators dem Eingangssignal u _y (t) = i(t). Die

Schaltung der einzelnen Sigma/Delta Modulatoren ist innerhalb der gestrichelten Rahmens dargestellt. Der SDM1 und SDM2 Modulator nutzt die bekannte Auto- Zero SC Technik mit zwei differentiellen Eingängen, bestehend aus dem Operationsverstärker OA2 und OA1, dem Eingangsabtastkondensator C1 , dem Referenzabtastkondensator C2, dem Integrationskondensator C3 und verschiedenen Schaltern, die von den zwei nicht überlappenden Taktsignalen f., und f ₂ gesteuert werden. Das Vorzeichen des integrierten Differenzsignales

zwischen dem Modulatoreingang und dem DAC-Ausgang während einer Schaltperiode wird durch den Komparator K1 oder K2 festgestellt und für eine Clockperiode in dem D-FLIP-FLOP gespeichert. Der Komparatorausgang, bestehend aus zwei Und-Gattern, steuert durch den DAC die Referenzspannungsquelle (auf +Vref oder -Vref), die in der nächsten

Abtastperiode integriert werden. Zusätzlich werden durch die UND-Gatter des SDM2 Modulators 30 die Ausgangspulsströme so separiert, daß eine die augenblickliche positive gemessene Leistung u _z (t) darstellt und der zweite Ausgang die negative gemessene Leistung darstellt. Die zwei Pulsströme werden in einem n-Bit up/down Zähler accumuliert. Der Ausgang des Zählers gibt einen

Pulsstrom w(t) mit einer Pulsdichte, die dem Mittelwert der Wirkleistung entspricht, ab.

F _w (t) ~ fflj im _{x Fs} URef ²

Der Eingang eines Sigma-Delta Modulators (z.B. u(t) oder u _y (t)) wird an die differentiellen Eingangssignale des Integrators geschaltet. Der Referenzeingang des Integrators wird mit dem DAC-Ausgang (+Vref oder -Vef) durch einen gemeinsamen Schalter umgeschaltet, der den Integrator und den DAC verbindet. Der SC Integrator beinhaltet einen selbständigen Nullabgleich (auto zeroing), der die Offsetspannung der Operationsverstärker und niederfrequentes Rauschen reduziert. Dies wird durch korrelierte Doppelabtastung (CDS) erreicht. Bei CDS wird jede Abtastperiode in zwei Untergruppen aufgeteilt. Während der ersten wird der Offset abgetastet und während der zweiten wird der Offset von dem Eingangssignal abgezogen. Hierdurch läßt sich eine effiziente Unterdrückung von

Offsetspannungen, die technologieabhängig nicht vermeidbar sind, erreichen.

Das Abtasten des Offsets wird während der Phase F1 durch das Schließen des Rückkopplungsschalters zwischen dem invertierenden Eingang und dem Ausgang des Operationsverstärkers erreicht. Damit werden die Kondensatoren C1 und C2 auf die Eingangsoffsetspannung der Operationsverstärker (VOS) aufgeladen. Der

zweite Pol der Kondensatoren wird einerseits auf die positive Eingangsspannung Vin+(k) des Modulators (k ist die sich laufend erhöhende Nummer der Abtastperioden) und beim anderen Kondensator auf die Nullspannung aufgeladen. Während der Phase F1 wird Kondensator C3 vom Operationsverstärkereingang getrennt und der Integrator hält die Ladung, die vorher in C3 übertragen wurde.

Während der Phase F2 wird C1 auf die negative Eingangsspannung Vn-(k) entladen, während die rechte Seite von C1 ungefähr auf dem Offsetspannungspotential gehalten wird, weil der Operationsverstärkereingang durch die Rückkopplung durch C3 unverändert bleibt. Dies bedeutet, daß die während F2 im Kondensator C1 gespeicherte Ladung (Vin(k) ^* C1) auf C3 umgeladen wird, unabhängig vom Operationsverstärkeroffset. Gleichzeitig wird die Ladung +-uref * C2 unabhängig vom Offset von C2 auf C3 umgeladen, wobei dies abhängig ist vom Vorzeichen des Integratorausgangs der vorherigen

Abtastperiode. Deshalb beeinflußt die Offsetspannung nicht die Übertragung vom Eingang des Integrators zum Ausgang.

Berücksichtigt man das soeben Erklärte, so wird in jedem Abtastzyklus während der Phase F2 ein Teil der Ladung vom Signal- und Referenzeingang übertragen und integriert in den Kondensator C3 und darauf folgend die Integrator- Ausgangsspannung aktualisiert. Die Integrator-Ausgangsspannung Vint(k) am Ende der Integrationsphase F2 nach dem k-ten Zyklus wird durch den Wert Delta k geändert und kann durch folgende Gleichung beschrieben werden

Δ(k) = Vint(k)-Vint(k-1) = [Vin(k)χ(C1/C3) +SD(k-1) ^χ UR _e f χ(C2/C3)], k Vint(k) = ∑ [Δ(n)] + Vos, n=1

wobei SD(k-1) = sign[Vcomp(k-1)] = ±1 ,- dem Vorzeichen des Integratorausgangs, der während der negativen Flanke von F2 in k-1ten Abtastzyklus der Phase F2 entspricht.

Die Komparatoren K1 und K2 detektieren gleichzeitig das Vorzeichen des

Komparatorausgangs, wobei der Wert am Ende jeder Integrationsphase von F2 nur als Rückkopplungssignal für die nächste Periode benutzt wird. Deshalb wird die Komparatorausgangsspannung an der negativen Flanke von F2 abgetastet und ihr Vorzeichen zu diesem Zeitpunkt im D-FLIP-FLOP gespeichert, wodurch SD(k) erzeugt wird. In der Praxis lassen sich D-Trigger, Komparator, D-FLIP¬

FLOP und Abtastlogik in einer Schaltung kombinieren.

Die D-FLIP-FLOP Ausgänge, die den vorherigen Zustand der FLIP-FLOPs gespeichert haben, definieren das Vorzeichen der DAC Ausgangsquelle während der Phase F2 im Taktzyklus. In Fig. 2a sind die typischen Verläufe der

Modulatorsignale für eine positive Eingangsspannung dargestellt. Der D-Trigger Ausgang SD(t) entspricht dem Ausgangssignal des Modulators. Die wesentlichen Fehler durch Quantisierungsrauschen treten im Bereich höherer Frequenzen auf, die durch digitale Filterung wirksam unterdrückt werden können. Mit den entsprechenden Filtern werden heute bei Sigma-Delta Modulatoren Auflösungen von 20Bit und mehr erreicht. Fout(t) ~ (C1/C2) x (Fs/URef ) * Vin(t).

In realen Anwendungen wird die Genauigkeit der Sima-Delta Modulatoren durch nicht ideale Bauelemente begrenzt. Dies sind z.B. eine nicht unendlich hohe

Verstärkung der Operationsverstärker, Ladungsinjektionen von den Analogschaltern, thermisches Rauschen, Flickerrauschen, Übersprechen von digitalen Schaltungsteilen durch Substrateffekte etc. Durch diese Fehlerquellen wird typischerweise die Auflösung eines realen Modulators auf ca. 15Bit begrenzt. Es gibt eine Reihe von Ansätzen, die nicht idealen Bauelemente zu verbessern.

Durch volldifferentielle Analogschaltungen, verstärkungskompensierte

Integratoren, aufwendige Phasengenerierung usw. können wesentliche Verbesserungen erzielt werden. Um Klasse 1 und bessere Stromzähler herstellen zu können, wird eine Auflösung von mehr als 17Bit gefordert, d.h. das Eingangsrauschen und die Eingangsoffsetspannung müssen hierzu im μV Bereich liegen. Normalerweise werden hierzu aufwendige Filter hoher Ordnung für Sigma- Delta Modulatoren höherer Ordnung eingesetzt. Dies führt normalerweise dazu, daß die Hardware-Anforderungen an hochgenaue Sigma-Delta Modulatoren deutlich ansteigen. In der erfindungsgemäßen Realisierung kann auf derartige Maßnahmen verzichtet werden.

In Figur 3 ist die ergänzte Version der Leistungsmeßeinrichtung dargestellt. Sie nutzt eine Genauigkeitserhöhung durch eine Chopperstabilisierung, wobei das Vorzeichen des Eingangs des zweiten Sigma-Delta Modulators SDM2 und das Ausgangssignal gleichzeitig durch eine niederfrequente Rechteckfunktion moduliert wird. Die Modulation wird durch ein Exklusiv-Oder-Glied mit der

Eingangsfrequenz f _c und Ausgangssignalen SD1 , SD2 der beiden Modulatoren durchgeführt. Eine Offsetspannung Vos2 des Modulators SDM2 wird durch diese Maßnahme während der einen Periode des Signales f _c z.B. positiv im digitalen Integrator hochgezählt, während sie im zweiten Teil der Periode mit negativem Vorzeichen integriert wird. Bei exakter Symmetrie der Taktperiode f _c , die leicht durch digitale Teiler erreicht werden kann, werden Offsets sehr wirkungsvoll unterdrückt. Durch diese Maßnahme läßt sich die Genauigkeit der Schaltung mit einigen zusätzlichen Gattern erheblich bezüglich Offset und Rauschen verbessern.

Berücksichtigt man, daß es sinnvoll ist, die analoge Schaltung so einfach wie möglich zu machen, damit die Einflüsse von Übersprechen und Substratrauschen gering werden, wird eine Modifikation auch vorgeschlagen. Die Leistungsmeßeinheit in Figur 4 unterscheidet sich in der Umsetzung der analogen Modulation 20. Der Austausch der Steuereingänge im SDM2 Eingangsschalter durch zwei digitale Multiplexer 22a,22b anstelle von kreuzgekoppelten Analogschaltern 20a bis 20d reduziert die Analogfehler, die bei beim Umschalten

auftreten können. Dabei wird durch das Austauschen der Steuerphasen F1 und F2 der Eingangsschalter 22a,22b im SC Integrator die Polarität des Eingangssignales invertiert. Hierdurch ergibt sich eine weitere Verbesserung der Genauigkeit der Schaltung ohne Komplizierung der Hardware.

Als Ergebnis der Erfindung ergibt sich eine sehr einfache Lösung, die nur zwei Basisblöcke eines konventionellen Sigma-Delta Modulators und sehr einfache digitale Filter (up/down Zähler) benötigt.