図1は、本発明の実施例に係る信号遅延装 置の構成を示す図である。図1において、信� �遅延装置は、発振制御回路11、リングオシレ ータ回路12、セレクタ13a、13b、パルス選択回� ��14a、14b、クロックエッジ合成回路15を備え� �。リングオシレータ回路12は、発振制御回路 11の制御によって発振し、所定の回数(Nとす� �)だけ周期2T、パルス幅Tのm相のパルス信号(R0 ~Rm-1)を生成する。セレクタ13a、13bは、m相の� �ルス信号のうちの1つをそれぞれ選択し、出� ��信号OUTの立ち上がりタイミングと立ち下が� ��タイミングをそれぞれ決定する。パルス選� ��回路14a、14bは、信号Pa、Pbの生成用にN個の� �ルス信号のうち1つをそれぞれ選択する。ク� ��ックエッジ合成回路15は、Pa、Pbから信号を� ��成して所望のパルス幅を有する出力信号OUT� ��出力する。

 ここで信号遅延装置は、2種類の制御信号 A、Bによって出力信号OUTの立ち上がりおよび� ��ち下がり時間を設定して所望のパルス幅を� ��る。すなわち、図2に示すように、入力信号 INが立ち上がった後、制御信号Aの値に比例し た時間(制御信号Aの値×Tx)だけ遅れて出力信� �OUTが立ち上がり、制御信号Bの値に比例した� ��間(制御信号Bの値×Tx)だけ遅れて出力信号OUT が立ち下がるように動作する。したがって、 制御信号Aの値が制御信号Bの値よりも小さい� ��とが必要であり、ここでは、この条件を満� ��した制御信号が入力されるものとして動作� ��示す。制御信号A、Bは、それぞれ「Nkビット の上位ビットと、1ビットの中位ビットと、Nr ビットの下位ビット」で構成されている。制 御信号A、Bの上位ビットの値をそれぞれka、kb 、中位ビットの値をそれぞれja、jb、下位ビ� �トの値をそれぞれra、rbとする。

 図3は、信号遅延装置の動作を示すタイミ ング図である。以下、図3を参照して図1に示� ��信号遅延装置の各部の動作について説明す� ��。

 リングオシレータ回路12は、m段(mは、2のN r乗)直列に接続されるバッファ回路(遅延素子 )BUF1~BUFmと、m段後の出力信号を反転させるイ� ��バータ回路INV1と、2入力のAND回路AND1を備え� ��。AND回路AND1は、一方の入力端に発振制御回 路11が出力する発振制御信号Ctを入力し、他� �の入力端にインバータ回路INV1の出力を接続� ��、出力端をバッファ回路BUF1の入力端に接続 する。このような構成のリングオシレータ回 路12は、発振制御信号Ctがハイレベルになる� �発振を開始し、ローレベルになると発振を� �止する。このとき、m段のバッファ回路の遅� ��量の合計をTとすると、リングオシレータ回 路12は、周期2Tで発振する。

 発振制御回路11は、入力信号INがアクティ ブ(ハイレベル)となったことを検出して発振� ��御信号Ctをハイレベルとし、リングオシレ� �タ回路12を発振させる。また、AND回路AND1の� �力信号R0を入力し、リングオシレータ回路12� ��発振回数、つまりパルスを何回出力したか� ��計測する。そして、発振制御回路11は、リ� �グオシレータ回路12が制御信号Bの上位ビッ� �分(kb回)だけパルスを出力したことを検知す� ��と、発振制御信号Ctをローレベルとし、リ� �グオシレータ回路12の発振を停止させる。kb� ��にする理由は、(制御信号Bの上位ビットの� �kb)≧(制御信号Aの上位ビットの値ka)であるた め、kb回パルスを生成すれば、Paも正しく取� �されるからである。

 発振制御回路11は、このような制御を行� �ことで、リングオシレータ回路12中のそれぞ れのバッファ回路(遅延素子)BUF1~BUFmの出力R0� �R1、…、Rm-1の波形は、タイミングがT/mずつ� �れた、周期2T、パルス幅T、パルス回数kb回の パルス信号となる。

 セレクタ回路13a、13bおよびパルス選択回� ��14a、14bについては、立ち上がりタイミング� ��決定するタイミング信号Paの生成を行う組� �ついて説明する。なお、Pbの生成のためのセ レクタ回路13bおよびパルス選択回路14bについ ても、制御信号Bに対して同様の動作をする� �セレクタ回路13aは、制御信号Aの下位ビットr aに応じて、Rra(ra=0~m-1)を選択して出力する。� ��の出力される信号をSaとする。このとき、Sa は、R0、つまり遅延素子を通す直前のパルス� ��比べ、ra*T/mだけ遅れた信号となる。次に、� ��ルス選択回路14aは、Saのうち、第ka番目(kaは 、制御信号Aの上位ビットの値で、kb以下の整 数)のパルスのみを出力する。この出力信号� �Paとなる。したがって、Paは、発振制御信号C tがハイレベルになって、(2ka+ra/m)T後に立ち上 がるパルス幅Tを有する信号となる。また、� �様にPbは、発振制御信号Ctがハイレベルにな� ��て、(2kb+rb/m)T後に立ち上がるパルス幅Tを有� ��る信号となる。

 クロックエッジ合成回路15は、Paのタイミ ングから出力信号OUTの立ち上がりタイミング を生成し、Pbのタイミングから出力信号OUTの� ��ち下がりタイミングを生成する。このとき� ��リングオシレータ回路12の特徴として、期� �aT(ただし、2q<a<2q+1、q=0、1、2、3、・・)� ��範囲では、R0~Rm-1は、すべて立ち上がり遷移 であり、一方、期間aT(ただし、2q+1<a<2q+2� ��q=0、1、2、3、・・)の範囲では、R0~Rm-1は、� �べて立ち下がり遷移である。このため、そ� �から生成されるPa、Pbも同様の波形となる。� ��たがって、所望の出力信号OUTの立ち上がり� ��イミングがaT(ただし、2q<a<2q+1、q=0、1、 2、3、・・)である場合は、Paの立ち上がりタ� ��ミングを検知し、出力信号OUTの立ち上がり� ��イミングとし、要求する出力信号OUTの立ち� ��がりタイミングがaT(ただし、2q+1<a<2q+2� �q=0、1、2、3、・・)である場合は、Paの立ち� �がりタイミングを検知し、出力信号OUTの立� �上がりタイミングとする。

 具体的には、制御信号Aの中位ビット(1ビ� ��ト信号で、値をjaとする)が“0”の場合、パ ルス選択回路14aの出力の立ち上がりタイミン グを検知して出力信号OUTの立ち上がりタイミ ングとする。一方、jaが“1”の場合、パルス 選択回路14aの出力の立ち下がりタイミングを 検知して出力信号OUTの立ち上がりタイミング とする。OUTの立ち下がりタイミングも同様で あって、制御信号Bの中位ビット(1ビット信号 で、値をjbとする)が“0”の場合、パルス選� �回路14bの出力の立ち上がりタイミングを検� �して出力信号OUTの立ち下がりタイミングと� �る。一方、jbが“1”の場合、パルス選択回� �14bの出力の立ち下がりタイミングを検知し� �出力信号OUTの立ち下がりタイミングとする� �その結果、出力信号OUTの立ち下がりタイミ� �グは、入力信号を(2kb+jb+rb/m)Tだけ遅らせた信 号となる。

 このような信号遅延装置によれば、比較� ��簡単な構成であるセレクタ回路13a、13bおよ� ��パルス選択回路14a、14bを2重化し、クロック エッジ合成回路15を付加するだけで、出力信� ��OUTの立ち上がりタイミングのみならず立ち� ��がりタイミングも調整可能とすることがで� ��る。したがって、チップ化した際の面積の� ��加を抑制しつつ、パルス幅制御が実現され� ��。

 また、出力信号OUTの立ち上がりタイミン� ��および立ち下がりタイミングの決定におい� ��、リングオシレータ回路12を共通に用いる� �このような構成によれば、従来技術を並列� �した図11の方法で課題となっていたリングオ シレータ遅延ばらつきがある場合の「立ち下 がりタイミング((制御信号Bの値)×Tb/m)≧立ち� ��がりタイミング((制御信号Aの値)×Ta/m)」を� �Ta=Tb=Tとなるため、Tの値にかかわらず保証す ることができる。

 以下、信号遅延装置を構成する各部、特� ��クロックエッジ合成回路、発振制御回路、� ��ルス選択回路のそれぞれの詳細について説� ��する。

 始めにクロックエッジ合成回路について� ��明する。図4は、クロックエッジ合成回路15� ��例を示す回路図である。クロックエッジ合� ��回路15は、Dフリップフロップ回路FF1~FF6、イ ンバータ回路INV2~INV5、セレクタSEL1、SEL2、排� ��的論理和回路EXOR、認識信号発生器20を備え� ��。

 認識信号発生器20は、Dフリップフロップ� ��路FF7、それぞれ直列接続されるインバータ� ��路INV6~INV8を備える。Dフリップフロップ回路 FF7は、D端子にインバータ回路INV8の出力を入� ��し、Pbをインバータ回路INV4によって反転し� ��信号をクロック端子に入力し、Q端子をイン バータ回路INV6の入力端子に接続する。この� �うな認識信号発生器20は、Pbが立ち下がるタ� ��ミングごとに出力値を反転させ、認識信号R gを出力する。

 Dフリップフロップ回路FF1は、D端子にjaを 入力し、Pbをインバータ回路INV4によって反転 した信号をクロック端子に入力し、Q端子を� �レクタSEL1の選択制御端子に接続する。Dフリ ップフロップ回路FF4は、D端子にjbを入力し、 Pbをインバータ回路INV4によって反転した信号 をクロック端子に入力し、Q端子をセレクタSE L2の選択制御端子に接続する。Dフリップフロ ップ回路FF2、FF3、FF5、FF6は、それぞれD端子� �認識信号Rgを入力する。Dフリップフロップ� �路FF2は、直列に接続されたインバータ回路IN V2、INV3を介してクロック端子にPaを入力し、Q 端子(ノードN1)をセレクタSEL1の一方の入力端� ��に接続する。Dフリップフロップ回路FF3は、 インバータ回路INV2を介してクロック端子にPa の反転信号を入力し、Q端子(ノードN2)をセレ� ��タSEL1の他方の入力端子に接続する。Dフリ� �プフロップ回路FF5は、直列に接続されたイ� �バータ回路INV4、INV5を介してクロック端子に Pbを入力し、Q端子(ノードN3)をセレクタSEL2の� ��方の入力端子に接続する。Dフリップフロッ プ回路FF6は、インバータ回路INV4を介してク� �ック端子にPbの反転信号を入力し、Q端子(ノ� ��ドN4)をセレクタSEL2の他方の入力端子に接続 する。

 セレクタSEL1は、Dフリップフロップ回路FF 1の出力に応じてDフリップフロップ回路FF2、F F3のいずれか一方の出力を選択して排他的論� ��和回路EXORの一方の入力端子(ノードN5)に出� �する。セレクタSEL2は、Dフリップフロップ回 路FF4の出力に応じてDフリップフロップ回路FF 5、FF6のいずれか一方の出力を選択して排他� �論理和回路EXORの他方の入力端子(ノードN6)に 出力する。排他的論理和回路EXORは、セレク� �SEL1、SEL2の出力の排他的論理和を取って出力 信号OUTとして出力する。

 このような構成のクロックエッジ合成回� ��15の動作を図5のタイミング図を用いて説明� ��る。認識信号発生器20は、Pbが立ち下がるタ イミングごとに出力値を反転させ、認識信号 Rgを出力する。認識信号Rgは、Paの立ち上がり に同期するDフリップフロップ回路FF2と、Paの 立ち下がりに同期するDフリップフロップ回� �FF3と、Pbの立ち上がりに同期するDフリップ� �ロップ回路FF5と、Pbの立ち下がりに同期する Dフリップフロップ回路FF6とのD端子に入力さ� ��る。このとき、制御信号Aの値の方が制御信 号Bの値よりも小さいため、Paの立ち下がりタ イミングよりもPbの立ち下がりタイミングが� ��行することはない。したがって、認識信号R gをうけた4つのDフリップフロップ回路FF2、FF3 、FF5、FF6のそれぞれの出力(ノードN1、N2、N3� �N4)すべての立ち上がり遷移後に認識信号Rgが 立ち下がる、あるいは(ノードN1、N2、N3、N4)� �べての立ち下がり遷移後に認識信号Rgが立ち 上がる、のいずれかのパターンしか存在しな い。

 ノードN1(Paの立ち上がりに同期)あるいは� ��ードN2(Paの立ち下がりに同期)のうち、jaの� �に応じていずれかの信号がセレクタSEL1によ� ��て選択され、ノードN5に出力される。また� �ノードN3(Pbの立ち上がりに同期)あるいはノ� �ドN4(Pbの立ち下がりに同期)のうち、jbの値に 応じていずれかの信号がセレクタSEL2によっ� �選択され、ノードN6に出力される。このとき 、ノードN5の立ち上がりタイミング後にノー� ��N6の立ち上がりタイミングが来る、あるい� �ノードN5の立ち下がりタイミング後にノード N6の立ち下がりタイミングが来る、のいずれ� ��のパターンしか存在しない。ノードN5とノ� �ドN6の排他的ORを排他的論理和回路EXORによっ て取り、出力信号OUTとして出力される。

 図6は、発振制御回路11の例を示す回路図� ��ある。発振制御回路11は、カウンタ21、比較 器22、セットリセット回路23を備える。カウ� �タ21は、入力信号INがアクティブとされると� ��ウント可能とされ、リングオシレータ回路1 2の入力段における信号R0の立ち上がり回数を 計測し、カウント結果を比較器22に出力する� ��比較器22は、カウント結果と制御信号Bの上� ��ビットの値kbとを比較し、一致した場合に� �ットリセット回路23をリセットする。セット リセット回路23は、入力信号INがアクティブ� �されるとハイレベルとされ、カウンタ21のカ ウント結果と制御信号Bの上位ビットの値kbと が一致した場合にローレベルとされる発振制 御信号Ctを出力する。

 発振制御回路11は、入力信号INの立ち上が りタイミングと、リングオシレータ回路12の� ��段の信号R0の立ち下がりタイミングとを検� �する検出機能を有する。すなわち、入力信� �が立ち上がると、セットリセット回路23がセ ット状態、つまり発振制御信号Ctがハイレベ� ��となり、リングオシレータ回路12が発振を� �始する。その後、リングオシレータ回路12の 初段の信号R0の立ち下がりタイミングがN回発 生すると、カウンタ21がN回の発振を検知し、 セットリセット回路23がリセット状態、つま� ��発振制御信号Ctがローレベルとなり、リン� �オシレータ回路12が発振を停止する。

 このような機能を有する発振制御回路11� �よれば、例えば、リングオシレータの初段� �ハイレベルのときに、リングオシレータの� �止、つまり発振制御信号の立ち下がりが生� �、短パルスが発生する可能性を回避できる� �具体的には、リングオシレータ回路12の初段 の信号R0の立ち下がりタイミングから発振制� ��信号Ctがローレベルになるまでの時間がT以� ��であれば、発振制御信号Ctがローレベルと� �ったときのリングオシレータ回路12の初段の 信号R0はローレベルであることが保証される� ��したがって、このときリングオシレータ回� ��12が発振を停止しても、短パルスが発生し� �い。したがって、後段のパルス選択回路14a� �14bに短パルスが伝播してカウントにおける� �作不良を引き起こすことがない。

 なお、セットリセット回路23は、例えば� �7に示すような回路で実現される。セットリ� ��ット回路23は、パルス生成回路34a、34b、2入� ��のNOR回路NOR1、NOR2を備える。NOR回路NOR1、NOR2 は、それぞれ一方の入力端にそれぞれパルス 生成回路34a、34bの出力が接続され、それぞれ 他方の入力端にそれぞれNOR回路NOR2、NOR1の出� ��端が接続され、非同期セットリセットフリ� ��プフロップ回路を構成する。セット(S)側の� ��号が立ち上がると、パルス生成回路34aがパ� ��ス信号を生成し、後段の非同期セットリセ� ��トフリップフロップをセット状態にする。� ��方、リセット(R)側の信号が立ち上がると、� ��ルス生成回路34bがパルス信号を生成し、後� ��の非同期セットリセットフリップフロップ� ��リセット状態にする。

 図8は、パルス選択回路の例を示す回路図 である。パルス選択回路14a(14b)は、カウンタ3 1、比較器32、ラッチ回路33を備える。カウン� ��31は、入力信号INのローレベルでリセットさ れ、入力信号INがアクティブ(ハイレベル)に� �るとSa(Sb)をカウントし、カウント結果を比� �器32に出力する。比較器32は、カウント結果� ��制御信号A(B)の上位ビットの値ka(kb)とを比較 し、一致した場合にラッチ回路33のクロック� ��子にラッチ信号を出力する。ラッチ回路33� �、ラッチ信号が入力された場合、Sa(Sb)をPa(Pb )として出力する。

 また、図8のラッチ回路33を、図9に示すよ うにAND回路AND2に置き換えてもよい。この場� �、ラッチ回路が不要な構成となり、面積お� �びSaからPaまでの遅延時間をさらに削減する� ��とができる。

 次に、パルス選択回路の動作を図10に示� �タイミング図を用いて説明する。カウンタ31 は、信号Sa(Sb)をクロック端子に入力し、比較 器32は、カウンタ結果とka(kb)とを比較する。� ��較結果は、そのまま出力にされず、ラッチ� ��路33のクロック信号(ラッチスルー信号)とな る。カウンタ31は、Saの立ち下がり時ごとに� �カウンタ値が1加算され、制御信号の上位ビ� ��トkaと等しくなると、ラッチスルー信号が� �イレベルになり、次の第k+1番目(図10では3番� ��)のSaのパルスを通過(スルー)させる。第k+1� �目のパルスが立ち下がると、ラッチスルー� �号が再びローレベルになるため、それ以降� �パルスはスルーされない構成になっている� �

 図10のタイミング図に示すように、設計� �の問題や回路内のばらつきなどにより、カ� �ンタおよび比較器が動作時に短パルスを出� �するなど、ラッチスルー信号の立ち上がり� �イミングおよび立ち下がりタイミングにお� �てレベルが不定となることがある。このよ� �な場合であったとしても、不定の時間がT以� ��であれば、セレクタ出力の立ち下がり後、� ��まりセレクタ出力がローレベルのときにカ� ��ンタおよび比較器が動作している。したが� ��て、ラッチ出力はローレベルを維持するこ� ��ができる。

 なお、本発明の全開示(請求の範囲を含む )の枠内において、さらにその基本的技術思� �に基づいて、実施形態ないし実施例の変更� �調整が可能である。また、本発明の請求の� �囲の枠内において種々の開示要素の多様な� �み合わせないし選択が可能である。すなわ� �、本発明は、請求の範囲を含む全開示、技� �的思想にしたがって当業者であればなし得� �であろう各種変形、修正を含むことは勿論� �ある。