陈静 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
LUO, Jiexin (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
罗杰馨 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
WU, Qingqing (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
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| 权利要求书 1. 一种具有 BTS结构的 SOI M0S器件， 其特征在于， 包括： 衬底、 位于所 述衬底之上的绝缘埋层、位于所述绝缘埋层之上的有源区、 以及位于所述 有源区周围的浅沟槽隔离结构； 所述有源区包括： 栅区、 位于所述栅区之下的体区、 位于所述体区 两端的 N型源区和 N型漏区； 在所述栅区周围设有侧墙隔离结构； 所述 N型源区包括： 两个重掺杂 N型区、 位于所述两个重掺杂 N型 区之间的重掺杂 P型区、 位于所述两个重掺杂 N型区和重掺杂 P型区之 上并与它们相接触的硅化物、 以及与所述硅化物相连的浅 N型区； 所述 重掺杂 P型区与所述两个重掺杂 N型区、 浅沟槽隔离结构、 体区以及其 上的硅化物相接触。 2. 根据权利要求 1所述具有 BTS结构的 SOI M0S器件， 其特征在于： 所述 硅化物选自硅化钴、 硅化钛中的一种。 3. 根据权利要求 1所述具有 BTS结构的 SOI M0S器件， 其特征在于： 所述 体区釆用 P型的 Si材料。 4. 一种具有 BTS结构的 SOI M0S器件的制作方法， 其特征在于， 包括以下 步骤： 步骤一、 在具有绝缘埋层的 Si材料上制作浅沟槽隔离结构， 隔离出 部分 Si材料， 并在该部分 Si材料上制作栅区； 步骤二、 进行源区轻掺杂和漏区轻掺杂， 形成轻掺杂 N型源区和轻 掺杂 N型漏区； 步骤三、 在栅区周围制作侧墙隔离结构， 所述侧墙隔离结构将轻掺 杂 N型源区和轻掺杂 N型漏区的部分表面覆盖， 然后进行源区和漏区离 子注入， 形成 N型 Si材料源区和 N型漏区， 在所述 N型 Si材料源区和 N 型漏区之间形成体区； 所述 N型 S i材料源区由侧墙隔离结构下方的浅 N 型区和重掺杂的 N型区域组成； 步骤四、 通过离子注入的方法， 从 Ν型 S i材料源区禾被侧墦隔离结 构覆盖的表面向下注入离子，在其重掺杂的 N型区域的中部形成重掺杂 P 型区， 该重掺杂 P型区将所述重掺杂的 N型区域分成两个重掺杂 N型区； 步骤五、 在重掺杂 P型区以及两个重掺杂 N型区的表面形成一层金 属， 然后通过热处理使该金属与其下的 S i材料反应生成硅化物， 使该硅 化物与所述重掺杂 P型区及两个重掺杂 N型区接触， 生成的硅化物和重 掺杂 P型区、 两个重掺杂 N型区及浅 N型区构成 N型源区， 最终完成 M0S 器件结构。 5. 根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于： 步骤一中， 在制作所述栅区之前先对隔离出的部分 S i材料进行 P 离子注入。 6. 根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于： 步骤二中， 所述源区轻掺杂和漏区轻掺杂注入剂量达到 lel 5/cm2 的量级， 所述轻掺杂 N型源区和轻掺杂 N型漏区的浓度达到 1 e 19 / cm3的 量级。 7. 根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于：步骤四中，釆用一道在所述重掺杂的 N型区域中部的位置设有开口， 且该开口与侧墙隔离结构边缘对齐的掩膜版，经由该掩膜版垂直地进行重 掺杂 P离子注入， 从而形成重掺杂 P型区。 8. 根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于： 步骤五， 所述金属选自 Co、 Ti中的一种。 9. 根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于： 步骤五中， 所述热处理釆用炉管退火工艺。 10.根据权利要求 4所述具有 BTS结构的 SOI M0S器件的制作方法， 其特征 在于： 步骤五中， 所述热处理的温度为 700-900 °C , 时间为 50-70秒。 |
技术领域 本发明涉及一种 MOS ( Meta l Oxide Semiconductor )结构的制作方法， 尤 其是一种具有改进的 BTS结构的 SOI M0S器件及其制作方法， 属于半导体制造技 术领域。
背景技术
SOI (Si l icon On Insula tor)是指绝缘体上硅技术。 在 S0I技术中， 器件仅 制造于表层很薄的硅膜中， 器件与衬底之间由一层隐埋氧化层隔开，正是 这种结 构使得 S0I技术具有了体硅无法比拟的优点。 寄生电容小，使得 S0I器件拥有高 速度和低功耗。 SOI CMOS器件的全介质隔离彻底消除了体硅 CMOS器件的寄生闩 锁效应， S0I全介质隔离使得 S0I技术集成密度高以及抗辐照特性好。 S0I技术 广泛应用于射频、 高压、 抗辐照等领域。 随着器件尺寸的不断缩小， S0I技术极 有可能替代体硅成为 Si技术的首选。
SOI M0S 根据有源体区是否耗尽分为部分耗尽 SOI MOS ( PDS0I )和全耗尽 SOI MOS ( FDS0I ) 。 一般来说全耗尽 SO I M0S顶层硅膜会比较薄， 薄膜 S0I硅片 成本高， 另一方面全耗尽 SOI MOS阔值电压不易控制。 因此目前普遍釆用的还是 部分耗尽 SO I M0S。
部分耗尽 SOI MOS的有源体区并未完全耗尽， 使得体区处于悬空状态， 碰撞 电离产生的电荷无法迅速移走，这会导致 SOI M0S特有的浮体效应。对于 S0I醒 OS 沟道电子在漏端碰撞电离产生的电子-空穴对 空穴流向体区， SOI M0S 浮体效 应导致空穴在体区积累， 从而抬高体区电势， 使得 S0I 丽 OS的阔值电压降低继 而漏电流增加， 导致器件的输出特性曲线 I d Vd有翘曲现象， 这一现象称为 Kink 效应。 Kink 效应对器件和电路性能以及可靠性产生诸多不 利的影响， 在器件设 计时应尽量抑制。 对 SOI PM0S, 由于空穴的电离率比较低， 碰撞电离产生的电 子-空穴对远低于 SOI NM0S , 因此 SOI PM0S中的 Kink效应不明显。
为了解决部分耗尽 SOI NM0S ,通常釆用体接触（body contact)的方法将 "体" 接固定电位（源端或地） ， 如图 la-lb所示， 为传统 T型栅结构体接触， 在 T 型栅的一端形成的 P + 注入区与栅下面的 P型体区相连， M0S器件工作时， 体区积 累的载流子通过 P + 通道泄放， 达到降低体区电势的目的， 负面作用是造成工艺流 程复杂化， 寄生效应增加， 降低了部分电学性能并且增大了器件面积。 为此有人 提出了 BTS ( Body-Tied-to-Source )结构， 即源端体引出结构。 该 BTS结构能 有效抑制浮体效应并且不增加芯片面积，但是 BTS结构使得 M0S器件不对称， 另 一个缺点是现有的 BTS结构会降低器件的有效沟道宽度。
鉴于此， 本发明为了抑制 SOI M0S器件中的浮体效应， 在现有的 BTS结构的 基础上提出了一种改进的 BTS结构， 新型的 BTS结构能有效抑制 SOI M0S器件的 浮体效应且不减小器件的有效沟道宽度， 工艺简单易行与集成电路工艺相兼容。 发明内容 本发明要解决的技术问题在于提供一种具有 BTS结构的 SOI M0S器件及其制 作方法， 通过改进其 BTS结构， 可有效抑制 S0I浮体效应。
为了解决上述技术问题， 本发明釆用如下技术方案：
一种具有 BTS结构的 S0I M0S器件， 包括： 衬底、 位于所述衬底之上的绝缘 埋层、位于所述绝缘埋层之上的有源区、 以及位于所述有源区周围的浅沟槽隔离 结构；
所述有源区包括： 栅区、 位于所述栅区之下的体区、 位于所述体区两端的 N 型源区和 N型漏区； 在所述栅区周围设有侧墙隔离结构；
所述 N型源区包括： 两个重掺杂 N型区、位于所述两个重掺杂 N型区之间的 重掺杂 P型区、位于所述两个重掺杂 N型区和重掺杂 P型区之上并与它们相接触 的硅化物、 以及与所述硅化物相连的浅 N型区； 所述重掺杂 P型区与所述两个重 掺杂 N型区、 浅沟槽隔离结构、 体区以及其上的硅化物相接触。 较佳的， 所述硅化物选自硅化钴、 硅化钛中的一种。 所述体区釆用 P 型的 Si材料。 所述绝缘埋层釆用氧化硅或氮化硅材料。
一种具有 BTS结构的 SOI M0S器件的制作方法， 包括以下步骤：
步骤一、 在具有绝缘埋层的 Si材料上制作浅沟槽隔离结构， 隔离出部分 Si 材料， 并在该部分 Si材料上制作栅区；
步骤二、 进行源区轻掺杂和漏区轻掺杂， 形成轻掺杂 N 型源区和轻掺杂 N 型漏区；
步骤三、在栅区周围制作侧墙隔离结构， 所述侧墙隔离结构将轻掺杂 N型源 区和轻掺杂 N 型漏区的部分表面覆盖， 然后进行源区和漏区离子注入， 形成 N 型 S i材料源区和 N型漏区， 在所述 N型 S i材料源区和 N型漏区之间形成体区； 所述 N型 S i材料源区由侧墙隔离结构下方的浅 N型区和重掺杂的 N型区域组成； 步骤四、 通过离子注入的方法， 从 N型 Si材料源区未被侧墙隔离结构覆盖 的表面向下注入离子， 在其重掺杂的 N型区域的中部形成重掺杂 P型区， 该重掺 杂 P型区将所述重掺杂的 N型区域分成两个重掺杂 N型区；
步骤五、在重掺杂 P型区以及两个重掺杂 N型区的表面形成一层金属， 然后 通过热处理使该金属与其下的 S i材料反应生成硅化物， 使该硅化物与所述重掺 杂 P型区及两个重掺杂 N型区接触， 生成的硅化物和重掺杂 P型区、 两个重掺杂 N型区及浅 N型区构成 N型源区， 最终完成 M0S器件结构。
较佳的， 步骤一中， 在制作所述栅区之前先对隔离出的部分 Si材料进行 P 离子注入。 步骤二中， 所述源区轻掺杂和漏区轻掺杂注入剂量达到 lel 5/cm 2 的 量级， 所述轻掺杂 N型源区和轻掺杂 N型漏区的浓度达到 le 19 /cm 3 的量级。 步 骤四中， 釆用一道在所述重掺杂的 N型区域中部的位置设有开口，且该开口与侧 墙隔离结构边缘对齐的掩膜版， 经由该掩膜版垂直地进行重掺杂 P离子注入， 从 而形成重掺杂 P型区。 步骤五中， 所述金属选自 Co、 Ti中的一种； 所述的热处 理釆用炉管退火工艺； 所述的热处理的温度为 700-900°C , 时间为 50-70秒。
本发明公开的具有 BTS结构的 SOI M0S器件及其制作方法，其有益效果在于： 该 S0I M0S器件具有改进的 BTS结构， 其源区的重掺杂 N型区一分为二， 重掺杂 的 P型区位于它们之间，在它们上面还设有硅化 。该重掺杂 P型区与其上的硅 化物形成欧姆接触， 释放 SOI M0S 器件在体区积累的空穴， 从而抑制 SO I M0S 器件的浮体效应。 并且该硅化物还覆盖源区的两个重掺杂 N型区，使本发明在有 效抑制浮体效应的同时，还可不增加芯片面积 ， 消除了传统 BTS结构降低有效沟 道宽度的缺点。 其制造工艺简单易行与常规 CMOS工艺相兼容。
附图说明 图 la为背景技术中釆用体接触方法抑制浮体效应 M0S结构俯视示意图； 图 lb为背景技术中釆用体接触方法抑制浮体效应 M0S结构剖面示意图； 图 2a-2d为本发明具有 BTS结构的 SOI M0S器件结构示意图， 图 2a为俯视 图， 图 2b、 2c、 2d分别为图 2a中 AA， 、 BB， 、 CC， 三个方向的剖视图， 其中 图 2a为了示出方便没有将硅化物画出；
图 3a-3f 为利用本发明方法制备 M0S器件结构的工艺流程示意图。
具体实施方式 下面结合附图进一步说明本发明， 为了示出的方便附图并未按照比例绘制。 如图 2a-2d所示， 本发明具有 BTS结构的 SOI M0S器件包括： 衬底 10、 位 于所述衬底 10之上的绝缘埋层 20、 位于所述绝缘埋层 20之上的有源区、 以及 位于所述有源区周围的浅沟槽隔离 （STI )结构 30;
所述有源区包括： 栅区、 位于所述栅区之下的体区 70、 位于所述体区 70两 端的 N型源区和 N型漏区 40 , 所述 N型源区和 N型漏区 40分别位于所述栅区的 两侧；
所述 N型源区包括： 两个重掺杂 N型区 52、 53、 位于所述两个重掺杂 N型 区 52、 53之间的重掺杂 P型区 60、 位于所述两个重掺杂 N型区 52、 53和重掺 杂 P型区 60之上并与它们相接触的硅化物 51、以及与所述硅化物 51相连的浅 N 型区 54 ; 所述重掺杂 P型区 60与所述两个重掺杂 N型区 52、 53、 浅沟槽隔离结 构 30以及体区 70相接触， 并与其上的硅化物 51形成欧姆接触。
其中， 所述栅区包括栅介质层 81和位于所述栅介质层 81上的栅电极 82。 在所述栅区周围还设有侧墙隔离结构 90。有源区主要釆用 S i材料。其中体区 70 可釆用 P型的 S i材料。 N型漏区 40釆用 N型的 S i材料。 绝缘埋层 20可釆用二 氧化硅或氮化硅材料， 在本发明一具体例子中可釆用二氧化硅， 即为埋层氧化层 ( BOX )。 硅化物 51可以是任何导电的硅化物（例如硅化钴， 硅化钛） ， 使其可 以与下方的重掺杂 P型区 60形成欧姆接触， 用于释放 SOI M0S器件在体区积累 的空穴， 从而抑制 SO I M0S器件的浮体效应。 并且该硅化物 51还覆盖源区的两 个重掺杂 N型区 52、 53 , 使本发明在有效抑制浮体效应的同时， 还可不增加芯 片面积， 消除了传统 BTS 结构降低有效沟道宽度的缺点。 由于浮体效应导致的 Kink效应在 SOI PM0S中不明显， 因此本发明的方案主要是针对 S0I 丽 OS器件。
上述具有 BTS结构的 SOI M0S器件的制作方法， 如图 3a-3f 所示， 包括以下 步骤：
步骤一、 如图 3a , 在具有绝缘埋层 20的 S i材料 ( S0I )上制作浅沟槽隔离 结构 30, 隔离出部分 S i材料 700, 并在该部分 S i材料 700上制作栅区， 即在该 部分 S i材料 700上依次制作栅介质层 81、 栅电极 82 , 其中栅电极 82可釆用多 晶硅材料。 在制作栅区之前可以先对有源区进行 P离子注入用于调节阔值电压。
步骤二、如图 3b, 进行较高剂量的源区轻掺杂（LDS )和漏区轻掺杂（LDD ) , 在这一步骤中， 与传统的 LDD/LDS 不同之处在于： 本发明实际的轻掺杂源漏 N 型注入剂量达到 Iel 5/cm2的量级， 所以可以称之为高掺杂源漏了， 由此形成的 轻掺杂 N型源区 500和轻掺杂 N型漏区 400具有较高的掺杂浓度，它们实际的浓 度达到 Iel 9/cm3。 然而为了与源漏注入区别， 这道工艺还是援引业界一直釆用 的名称 LDD/LDS。
步骤三、 如图 3c , 釆用氧化硅或氮化硅等材料在栅区周围制作侧 墙隔离结 构 （ Spacer ) 90 , 所述侧墙隔离结构 90将轻掺杂 N型源区 500和轻掺杂 N型漏 区 400的部分表面覆盖。 然后进行一次源区和漏区离子注入， 形成 N型 S i材料 源区 50和 N型漏区 40, 在所述 N型 S i材料源区 50和 N型漏区 40之间形成体 区 70; 所述 N型 S i材料源区 50由侧墙隔离结构 90下方的浅 N型区和重掺杂的 N型区域组成。
步骤四、 如图 2d , 通过离子注入的方法， 从 N型 S i材料源区 50未被侧墙 隔离结构 90覆盖的表面向下注入离子， 在其重掺杂的 N型区域的中部形成重掺 杂 P型区 60 , 该重掺杂 P型区 60将所述重掺杂的 N型区域分成两个重掺杂 N型 区 52、 53 , 如图 3e所示。 在一具体实施例中， 该步骤可以釆用一道在所述重掺 杂的 N型区域中部的位置设有开口， 且该开口与侧墙隔离结构 90边缘对齐的掩 膜版， 经由该掩膜版垂直地进行重掺杂 P离子注入， 从而形成重掺杂 P型区 60 步骤五、在重掺杂 P型区 60以及两个重掺杂 N型区 52、 53的表面形成一层 金属， ， 例如 Co、 Ti , 然后通过热处理使该金属与其下的 S i材料反应生成硅化 物 51 ,使该硅化物 51与所述重掺杂 P型区 60及两个重掺杂 N型区 52、 53接触， 生成的硅化物 51和重掺杂 P型区 60、 两个重掺杂 N型区 52、 53及浅 N型区 54 构成 N型源区， 最终完成如图 3f 所示的 M0S器件结构。 其中， 热处理可以釆用 炉管退火工艺； 温度为 700-900 °C , 优选 800 °C , 时间为 50-70秒， 优选 1分钟。 Co与 S i反应生成的硅化物 51为硅化钴， Ti与 S i反应生成硅化钛。
制得的 M0S器件结构经后续半导体工艺加工即可得到完 整的 M0S器件。该制 造工艺简单易行与常规 CMOS工艺相兼容。
本发明中涉及的其他技术属于本领域技术人员 熟悉的范畴， 在此不再赘述。 上述实施例仅用以说明而非限制本发明的技术 方案。任何不脱离本发明精神和范 围的技术方案均应涵盖在本发明的专利申请范 围当中。