毛剑宏 (中国上海市张江高科技园区龙东大道3000号5号楼501B室, Shanghai 3, 201203, CN)
上海丽恒光微电子科技有限公司 (中国上海市张江高科技园区龙东大道3000号5号楼501B室, Shanghai 3, 201203, CN)
MAO, Jianhong (3000 LongDong Ave, Building #5 Suite 501B,ZhangJiang High Tech Park, Shanghai 3, 201203, CN)
| 权 利 要 求 1、 一种叠栅非易失性快闪存储单元， 包括： 半导体结构， 所述半导体结 构包括衬底、 位于衬底中的掺杂阱， 和位于掺杂阱内及其上叠栅晶体管， 所述 叠栅晶体管包括源极区、 漏极区， 位于源极区和漏极区之间的浮栅结构、 覆盖 所述浮栅结构的隔离层、位于所述隔离层上的控制栅结构， 所述半导体结构还 包括浮栅结构在衬底上的延伸结构， 即浮栅延伸结构，所述半导体结构上具有 层间介质层； 其特征在于， 还包括： 可动开关，设置于所述浮栅延伸结构上方， 所述可动开关对应位置的层间 介质层中具有暴露浮栅延伸结构的开口， 所述可动开关包括： 支撑部件和导电 互连部件， 所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层 连接， 并将所述导电互连部件悬置在所述开口上方， 当向所述导电互连部件施 加电压时， 则所述导电互连部件与所述浮栅延伸结构电连接。 2、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述浮栅延伸结构上方具有隔离层，所述层间介质层开口的位置对应的所述隔离 层中具有开口。 3、 根据权利要求 2所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述支撑部件为绝缘材料，所述支撑部件为分布在导电互连部件对称的两侧的引 脚， 且所述支撑部件和所述导电互连部件连接的一端位于导电互连部件下方， 与层间介质层连接的一端位于层间介质层上方。 4、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述掺杂阱的导电类型为 N型， 所述叠栅晶体管为 PMOS晶体管。 5、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于所述 掺杂阱的导电类型为 P型， 所述叠栅晶体管为 NMOS晶体管。 6、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层， 所述开口包 括： 所述层间介质层中的介质层开口，及对应于介质层开口中央区域的所述绝 缘层中的开口， 即绝缘层开口； 所述绝缘层开口位于所述介质层开口的中央区 域。 7、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述导电互连部件对应于所述绝缘层开口的位置向浮栅延伸结构一侧凸出。 8、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述导电互连部件对应于所述开口的中央区域。 9、 根据权利要求 1所述的叠栅非易失性快闪存储单元， 其特征在于， 所 述导电互连部件为金属材料。 10、一种包括阵列排列的权利要求 1所述的上述叠栅非易失性快闪存储单 元的叠栅非易失性快闪存储器件。 11、一种叠栅非易失性快闪存储单元的制造方法，其特征在于， 包括步骤： 提供半导体结构， 所述半导体结构包括衬底、 位于衬底中的掺杂阱， 和位 于掺杂阱及其上的叠栅晶体管， 所述叠栅晶体管包括源极区、 漏极区， 在源极 区和漏极区之间具有浮栅结构、在浮栅结构上覆盖有隔离层、在隔离层上具有 控制栅结构， 所述半导体结构还包括浮栅结构在衬底上的延伸结构， 即浮栅延 伸结构， 所述半导体结构上具有层间介质层； 对所述半导体结构进行刻蚀，在所述浮栅延伸结构上的层间介质层中形成 第一开口； 在所述第一开口中填充牺牲介质； 在所述层间介质层上形成阻挡层， 所述阻挡层覆盖部分所述牺牲介质； 刻蚀所述阻挡层， 在所述阻挡层中形成暴露所述牺牲介质的第二开口； 在所述牺牲介质表面的所述阻挡层上形成导电层，所述导电层覆盖所述第 二开口； 去除所述第一开口中的牺牲介质。 12、 根据权利要求 11所述的叠栅非易失性快闪存储单元的制造方法， 其 特征在于， 所述浮栅延伸结构上方具有隔离层， 所述浮栅延伸结构包括多晶硅 层和位于所述多晶硅层上的绝缘层，对所述半导体延伸结构进行刻蚀形成第一 开口的步骤包括： 对所述层间介质层和隔离层进行刻蚀， 形成介质层开口； 对所述介质层开口内的所述绝缘层进行刻蚀，在介质层开口内的绝缘层中 形成开口， 即绝缘层开口。 13、 根据权利要求 12所述的叠栅非易失性快闪存储单元的制造方法， 其 特征在于， 所述阻挡层位于第一开口的中央区域， 所述第二开口位于第一开口 的中央区域。 14、 根据权利要求 12所述的叠栅非易失性快闪存储单元的制造方法， 其 特征在于， 所述绝缘层的材料为氮化硅。 15、 根据权利要求 12所述的叠栅非易失性快闪存储单元的制造方法， 其 特征在于， 所述绝缘层的材料为氮化硅。 16、 根据权利要求 12所述的叠栅非易失性快闪存储单元的制造方法， 其 特征在于， 所述导电层的材料为金属。 |
本申请要求于 2010 年 3 月 25 日提交中国专利局、 申请号为 201010135700.3、 发明名称为"叠栅非易失性快闪存储单元、 存储器件及其制 造方法"的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体存储器，特别涉及一种叠栅 非易失性快闪存储单元、存 储器件及其制造方法。
背景技术
通常， 用于存储数据的半导体存储器分为易失性存储 器和非易失性存储 器， 易失性存储器易于在电中断时丢失其数据， 而非易失性存储器即使在供电 中断后仍能保持片内信息。 目前可得到的非易失存储器有几种形式， 包括电可 编程只读存储器 （EPROM)、 电可擦除编程只读存储器 (EEPROM)和快闪存储 器 (flash memory) 0 与其它的非易失性存储器相比， 快闪存储器具有存储数据 的非易失性、 低功耗、 电重写能力以及低成本等特性，， 因此， 非易失性存储 器已广泛地应用于各个领域， 包括嵌入式系统， 如 PC及外设、 电信交换机、 蜂窝电话、 网络互联设备、 仪器仪表和汽车器件， 同时还包括新兴的语音、 图 像、 数据存储类产品， 如数字相机、 数字录音机和个人数字助理。
图 1为一种现有的叠栅存储单元的结构示意图， 图 1所示，存储单元包 括，衬底 10,位于衬底 10中的掺杂阱 20,位于掺杂阱内及其上的叠栅晶体管， 叠栅晶体管包括： 源极区 30S、 漏极区 30D、 位于源极区和漏极区之间衬底上 的浮栅结构 30G,覆盖浮栅结构 30G的隔离层 40, 位于隔离层 40上的控制栅 结构 50。 其中， 该浮栅结构 30G包括栅氧层 301和位于栅氧层上的多晶硅层 302 , 另外还可以包括位于多晶硅层 302上的绝缘层 303。 例如在公开号 CN 101320735 A的中国专利文献中也提供了一种存储单元。
现有的叠栅存储单元在写操作中， 需要将例如 +5 伏的正电压施加到源极 区 30S, 将接地的较低电压施加到漏极区 30D, 将接地的低电压施加到控制栅 结构 50。 因为源极区 30S和漏极区 30D之间形成导电沟道， 于是来自源极区 30S的 +5伏电压将通过导电沟道传送到漏极区 30D。在导电沟道处，根据热载 流子机理， 空穴或电子将被注入到浮栅结构 30G, 完成写操作。 在擦除操作的时候， 一般的利用热电子或者电子隧穿的原理， 需要在控制 栅结构 50上施加较高电压（例如 7V~20V ), 才能实现。 因此在制造工艺中， 必须包含高压器件， 制造工艺复杂。 同时擦写过程中的热电子及电子隧穿的反 复擦写容易造成晶体管的失效。因此上述现有 的叠栅非易失性快闪存储单元可 靠性差。
发明内容
本发明解决的技术问题是提供一种叠栅非易失 性快闪存储单元及其制造 方法， 提高了可靠性。
为了解决上述问题，本发明提供了一种叠栅非 易失性快闪存储单元，包括： 半导体结构， 所述半导体结构包括衬底、 位于衬底中的掺杂阱， 和位于掺杂阱 内及其上叠栅晶体管， 所述叠栅晶体管包括源极区、 漏极区， 位于源极区和漏 极区之间的浮栅结构、覆盖所述浮栅结构的隔 离层、位于所述隔离层上的控制 栅结构， 所述半导体结构还包括浮栅结构在衬底上的延 伸结构， 即浮栅延伸结 构， 所述半导体结构上具有层间介质层；
还包括： 可动开关， 设置于所述浮栅延伸结构上方， 所述可动开关对应位 置的层间介质层中具有暴露浮栅延伸结构的开 口， 所述可动开关包括： 支撑部 件和导电互连部件， 所述支撑部件位于所述导电互连部件的外围， 且与所述层 间介质层连接， 并将所述导电互连部件悬置在所述开口上方， 当向所述导电互 连部件施加电压时， 则所述导电互连部件与所述浮栅延伸结构电连 接。
优选的， 所述浮栅延伸结构上方具有隔离层， 所述层间介质层开口的位置 对应的所述隔离层中具有开口。
优选的， 所述捧杂阱的导电类型为 N型， 所述叠栅晶体管为 PMOS晶体 管。
优选的， 所述捧杂阱的导电类型为 P型， 所述叠栅晶体管为 NMOS晶体 管。
优选的， 所述支撑部件为绝缘材料， 所述支撑部件为分布在导电互连部件 对称的两侧的引脚，且所述支撑部件和所述导 电互连部件连接的一端位于导电 互连部件下方， 与层间介质层连接的一端位于层间介质层上方 。
优选的， 所述浮栅延伸结构包括多晶硅层和位于所述多 晶硅层上的绝缘 层， 所述开口包括： 所述层间介质层中的介质层开口， 及对应于介质层开口中 央区域的所述绝缘层中的开口， 即绝缘层开口； 所述绝缘层开口位于所述介质 层开口的中央区域。
优选的，所述导电互连部件对应于所述绝缘层 开口的位置向浮栅延伸结构 一侧凸出。
优选的， 所述导电互连部件对应于所述开口的中央区域 。
优选的， 所述导电互连部件为金属材料。
一种包括阵列排列的上述叠栅非易失性快闪存 储单元的叠栅非易失性快 闪存储器件。
一种叠栅非易失性快闪存储单元的制造方法， 包括步骤：
提供半导体结构， 所述半导体结构包括衬底、 位于衬底中的掺杂阱， 和位 于掺杂阱及其上的叠栅晶体管， 所述叠栅晶体管包括源极区、 漏极区， 在源极 区和漏极区之间具有浮栅结构、在浮栅结构上 覆盖有隔离层、在隔离层上具有 控制栅结构， 所述半导体结构还包括浮栅结构在衬底上的延 伸结构， 即浮栅延 伸结构， 所述半导体结构上具有层间介质层；
对所述半导体结构进行刻蚀，在所述浮栅延伸 结构上的层间介质层中形成 第一开口；
在所述第一开口中填充牺牲介质；
在所述层间介质层上形成阻挡层， 所述阻挡层覆盖部分所述牺牲介质； 刻蚀所述阻挡层， 在所述阻挡层中形成暴露所述牺牲介质的第二 开口； 在所述牺牲介质表面的所述阻挡层上形成导电 层，所述导电层覆盖所述第 二开口；
去除所述第一开口中的牺牲介质。
优选的， 所述浮栅延伸结构上方具有隔离层， 所述浮栅延伸结构包括多晶 硅层和位于所述多晶硅层上的绝缘层，对所述 半导体延伸结构进行刻蚀形成第 一开口的步骤包括：
对所述层间介质层和隔离层进行刻蚀， 形成介质层开口；
对所述介质层开口内的所述绝缘层进行刻蚀， 在介质层开口内的绝缘层中 形成开口， 即绝缘层开口。
优选的， 所述阻挡层位于第一开口的中央区域， 所述第二开口位于第一开 口的中央区域。 优选的， 所述绝缘层的材料为氮化硅。
优选的， 所述导电层的材料为金属。
与现有技术相比， 本发明主要具有以下优点：
本发明通过在浮栅延伸结构上方设置可动开关 ，所述可动开关对应位置的 层间介质层中具有暴露浮栅延伸结构的开口， 所述可动开关包括： 支撑部件和 导电互连部件， 所述支撑部件位于所述导电互连部件的外围， 且与所述层间介 质层连接， 并将所述导电互连部件悬置在所述开口上方， 当向所述导电互连部 件施加电压， 则所述导电互连部件和所述浮栅延伸结构电连 接。从而在进行写 操作和擦除造作时， 只要给可动开关加电压， 则所述导电互连部件和所述浮栅 延伸结构导电互连，从而可以通过浮栅延伸结 构就可以给浮栅结构中存储或者 消除电荷， 实现存储单元的存储和擦除操作。这样就不需 要通过控制栅结构来 给浮栅结构进行充放电， 而是通过可动开关还给浮栅充放电， 可动开关是由低 压控制 （3V~6V ), 因此由于不需要高压， 就不需要在控制电路中制作高压器 件， 所以筒化了控制电路的结构； 并且由于不需要高压实现擦写， 因此增加了 器件的可靠性；并且还避免了现有技术中利用 热电子对浮栅进行写操作过程中 电流产生的功耗； 进一步的由于直接对浮栅进行擦写操作，从而 大大缩短了写 操作和擦除操作的时间， 提高了工作效率。 附图说明
通过附图中所示的本发明的优选实施例的更具 体说明，本发明的上述及其 它目的、特征和优势将更加清晰。在全部附图 中相同的附图标记指示相同的部 分。 并未刻意按实际尺寸等比例缩放绘制附图， 重点在于示出本发明的主旨。
图 1是一种现有的叠栅存储单元的截面图；
图 2是本发明一实施例的叠栅非易失性快闪存储 元的结构图； 图 3为图 2沿 A-A'方向的剖面图；
图 4为图 2沿 B-B'方向的剖面图；
图 5为图 2沿 C-C'方向的剖面图；
图 6为本发明的叠栅非易失性快闪存储单元制造 法的流程图； 图 7至图 10为叠栅非易失性快闪存储单元制造方法的示 图。
具体实施方式 由背景技术可知，现有的叠栅存储单元，擦除 操作利用热电子或者电子隧 穿的原理， 需要控制栅结构施加较高电压才能实现， 一般擦除的操作电压为
7V~20V。 因此在制造工艺中， 必须包含高压器件， 制造工艺复杂。 同时擦写 过程中的热电子及电子隧穿的反复擦写容易造 成晶体管的失效。 另外，现有的 叠栅存储单元进行写操作的时候需要开启器件 沟道，并且沟道中流过大电流才 能形成热电子， 因此增加了功耗。 而擦除操作是利用栅极氧化层在高压偏置下 电子隧穿的原理， 因此速度较慢。 现， 可动开关是由低压控制 （3V~6V ), 避免了高压擦除， 提供了产品在使用 过程中的可靠性。这样可以省去控制电路中的 高压器件，从而筒化了控制电路， 降低制造成本， 并且写入和擦除的速度较快， 功耗较小。
为使本发明的上述目的、特征和优点能够更加 明显易懂， 下面结合附图对 本发明的具体实现方式做详细的说明。在下面 的描述中阐述了很多具体细节以 便于充分理解本发明。但是本发明能够以很多 不同于在此描述的其它方式来实 施， 本领域技术人员可以在不违背本发明内涵的情 况下做类似推广， 因此本发 明不受下面公开的具体实施的限制。
其次， 本发明利用示意图进行详细描述， 在详述本发明实施例时， 为便于 说明，表示器件结构的剖面图会不依一般比例 作局部放大， 而且所述示意图只 是实例，其在此不应限制本发明保护的范围。 此外，在实际制作中应包含长度、 宽度及深度的三维空间尺寸。
图 2为本发明一实施例的叠栅非易失性快闪存储 元的结构图。如图 2所 示， 叠栅非易失性快闪存储单元包括： 半导体结构， 所述半导体结构包括衬底 100、 位于衬底 100中的捧杂阱 105 , 位于掺杂阱 105内及其上的叠栅晶体管 107。 所述叠栅晶体管 107包括源极区 107S、 漏极区 107D, 位于源极区 107S 和漏极区 107D之间的浮栅结构 107G,覆盖浮栅结构 107G的隔离层（未图示）， 位于所述隔离层上的控制栅结构 （未图示）。 所述半导体结构还包括浮栅结构 107G在衬底上的延伸， 即浮栅延伸结构 112, 所述半导体结构上具有层间介 质层（未图示）。 存储单元还包括可动开关 200, 设置于所述浮栅延伸结构 112 上方。
具体的， 所述衬底 100可以是单晶硅、 多晶硅或非晶硅； 所述衬底 100也 可以是硅、 锗、砷化镓或硅锗化合物； 该衬底 100还可以具有外延层或绝缘层 上硅结构； 所述衬底 100还可以是其它半导体材料， 这里不再——列举。
所述掺杂阱可以为 N型或者 P型，下面以 N型掺杂阱，叠栅晶体管为 PMOS 晶体管为例进行说明。 在所述衬底 100中具有 N阱 105, 所述 N阱可以用本 领域技术人员所习知的方法形成， 例如，在半导体衬底 100上先通过光刻工艺 定义出形成 N阱的区域， 然后进行离子注入， 形成 N阱， 注入的离子为 N型 离子， 例如磷离子。
图 3为图 2沿 A-A，方向的剖面图， 参考图 3 , 在 N阱中及其上具有叠栅 晶体管 107,叠栅晶体管 107为 PMOS晶体管，当然如果是在 P阱中就为 NMOS 晶体管。 所述叠栅晶体管 107具有源极区 107S, 漏极区 107D, 在源极区 107S 和漏极区 107D之间的衬底上具有浮栅结构 107G,例如浮栅结构 107G可以包 括衬底上的栅氧层 1071和栅氧层上的多晶硅层 1072。 控制栅结构 110, 用于 对存储单元进行读写操作， 浮栅结构 107G, 用于进行数据存储。 在叠栅晶体 管 107和浮栅延伸结构 112上具有层间介质层 114, 在所述层间介质层 114上 还可以具有其它的互连层（未图示）， 所述层间介质层 114用于不同互连层之 间的绝缘。
所述层间介质层 114的材料通常选自 Si02或者掺杂的 Si02, 例如 USG ( Undoped silicon glass,没有掺杂的石圭玻璃）、 BPSG( Borophosphosilicate glass, 掺杂硼磷的硅玻璃）、 BSG ( borosilicate glass , 掺杂硼的硅玻璃）、 PSG ( Phosphosilitcate Glass, 掺杂磷的硅玻璃）等。
上述半导体结构可以为本领域技术人员熟知的 叠栅存储单元中的叠栅晶 体管结构， 因此不再赘述。
在本实施例中优选的， 浮栅延伸结构还可以包括， 多晶硅层 1072上的绝 缘层 1073 , 例如绝缘层 1073为氮化硅或者氮氧化硅及其叠层材料。 所述绝缘 层 1073的作用是对半导体结构上不需要形成金属 触的位置进行保护， 使得 仅在半导体结构上需要的位置形成金属接触。 绝缘层 1073上覆盖有层间介质 层 114。 一般的， 在浮栅延伸结构上方还可以包括隔离层 108。
图 4为图 2沿 B-B，方向的剖面图， 参考图 4, 所述存储单元还包括可动开 关 200, 可动开关 200设置于所述浮栅延伸结构 112上方， 所述可动开关 200 对应位置的浮栅延伸结构 112中具有暴露多晶硅层 1072的开口 1204。 所述可 动开关 200包括： 支撑部件 210和导电互连部件 220, 所述支撑部件 210连接 在所述导电互连部件 220的外围， 且与所述层间介质层 114连接， 所述导电互 连部件 220通过所述支撑部件 210悬置在所述开口 1204上方， 当向所述导电 互连部件 220施加电压，则所述导电互连部件 220在静电作用下可以进入所述 开口 1204和所述对多晶硅层 1072电连接。
为了使得所述导电互连部件 220在较低的电压下 （例如 3V~6V )就能进 入所述开口 1204和所述多晶硅层 1072电连接，所述层间介质层 114的厚度优 选的为 0.2 μ m~l μ m。
图 5为图 2沿 C-C，方向的剖面图， 在一具体实现中， 参考图 5 , 所述支撑 部件 210为绝缘材料， 所述导电互连部件 220为金属材料。 所述支撑部件 210 为分布在导电互连部件 220对称的两侧的引脚，也可以为分布在导电互 连部件 220四周的绝缘材料层， 例如氮化硅层。 所述支撑部件 210和所述导电互连部 件 220连接的一端位于导电互连部件 220下方，与层间介质层 114连接的一端 位于层间介质层 114上方，这样可以起到将所述导电互连部件 220支撑在所述 开口上方， 使其悬置的作用。 当向所述导电互连部件 220施加电压， 则所述导 电互连部件 220在静电作用下， 所述导电互连部件 220和所述多晶硅层 1072 导电互相吸引， 因此所述支撑部件 210弯曲， 所述导电互连部件 220进入所述 开口 1204和所述多晶硅层 1072导电互连。在所述导电互连部件 220和所述多 晶硅层 1072导电互连时， 所述支撑部件 210起到刚性支撑作用， 同时增加机 械疲劳度， 支撑部件还可以为除氮化硅之外还可以为其他 材料， 例如 Si02、 SiON、 Poly或者 Silicon等材料。
为了使得所述导电互连部件 220和所述多晶硅层 1072导电互连时， 所述 所述支撑部件 210弯曲并不断裂， 需要将所述支撑部件 120的形状、 厚度、 宽 度以及导电互连部件 220的厚度结合起来。优选的， 所述支撑部件 210的形状 可以为一条或者多条横跨所述导电互连部件 220两侧的条带状结构，所述支撑 部件 210从所述导电互连部件 220两侧伸出的部分和层间介质层连接。所述支 撑部件 210从所述导电互连部件 220两侧伸出的部分可以为直线型引脚，也可 以为折线形引脚，也可以为布满导电互连部件 220侧边的块状引脚等等。对于 上述结构使得所述支撑部件 210弯曲并不断裂，所需的支撑部件 120的厚度为 500埃〜 3000埃（具体的取值还和支撑部件的宽度有关 但是该厚度保证了任 何宽度都不会断裂）、 导电互连部件 220的厚度为 500埃〜 5000埃（具体的取 值还和支撑部件的宽度有关， 但是该厚度保证了任何宽度都不会断裂）。
在一优选实施方式中，所述开口包括所述层间 介质层 114中的介质层开口 及对应介质层开口中央区域的绝缘层中的开口 ， 即绝缘层开口，且介质层开口 和所述绝缘层开口贯通， 构成所述开口 1204。
在一优选实施方式中，所述导电互连部件 220对应于所述绝缘层开口的位 置向浮栅延伸结构 112—侧凸出。并且所述导电互连部件 220对应于所述开口 的中央区域， 换言之， 所述导电互连部件 220的尺寸小于所述开口尺寸， 从而 所述导电互连部件 220可以与开口 1204的侧壁不接触的情况下进入所述开口 1204,使得导电互连部件 220的向浮栅延伸结构 112—侧凸出的位置和所述绝 缘层开口内的多晶硅层 1072接触。 例如还可以所述绝缘层开口位于所述介质 层开口中央区域， 且所述导电互连部件凸出位置和所述绝缘层开 口位置对应。
为了保证所述导电互连部件 220进入所述开口 1204和所述浮栅极 1202导 电互连时， 所述导电互连部件 220和所述浮栅极 1202之间可以形成良好的电 性接触，优选的，所述导电互连部件 220凸出位置相对浮栅结构的表面正方形， 且所述正方形的面积为 0.01 μ m2~25 μ m2。
所述开口 1204的尺寸可以根据所述导电互连部件的尺寸 设置， 保证所 述开口侧边和所述导电互连部件之间的距离大 于 0。 例如所述开口的长和宽分 别为所述导电互连部件的长和宽的 1.5倍至 3倍。
另外在其它实施例中， 所述浮栅延伸结构还可以不包括绝缘层， 这样所述 开口仅包括介质层开口。
另外在其它实施例中， 所述浮栅延伸结构上也可以不包括隔离层， 这样所 述层间介质层中的开口就可以暴露浮栅延伸结 构。
本实施例中， 所述导电互连部件悬置在所述开口 1204上方， 从而在写操 作的时候对导电互连部件 220施加 5V的正电压， 则在静电作用下导电互连部 件 220与开口内的多晶硅层 1072互相吸引接触， 从而导电互连， 这样浮栅结 构内就被存储正电荷。在擦除的时候，对导电 互连部件 220施加 -5V的负电压， 则在静电作用下导电互连部件 220与开口内的多晶硅 1072互相吸引接触， 从 而导电互连， 这样浮栅结构内的正电荷就被擦除。
本发明通过设置可动开关， 实现了直接对浮栅结构进行写操作和擦出操 作， 现有技术中擦除操作， 一般利用热电子或者电子隧穿的原理， 需要较高电 压才能实现， 一般擦写的操作电压为 7V~20V。 因此在制造工艺中， 必须包含 高压器件， 制造工艺复杂。 本发明的存储单元的擦写， 由可动开关对其进行充 放电而实现， 可动开关是有低压控制 （3V~6V ), 因此可以省去控制电路中的 高压器件， 从而筒化了控制电路， 降低制造成本。
同时现有技术中，擦写过程中的热电子及电子 隧穿的反复擦写容易造成晶 体管的失效，在本发明中避免了高压擦除， 因此提供了产品在使用过程中的可 靠性。并且本发明还避免了现有技术中利用热 电子对浮栅进行写操作过程中电 流产生的功耗。 另外本发明由于直接对浮栅结构进行操作，从 而大大缩短了写 操作和擦除操作的时间， 提高了工作效率。
图 6为本发明的叠栅非易失性快闪存储单元制造 法的流程图，下面参考 图 6 对本发明的叠栅非易失性快闪存储单元制造方 法及上述实施例中的叠栅 非易失性快闪存储单元结构进行进一步说明。
本实施例中叠栅非易失性快闪存储单元包括：
步骤 S10, 提供半导体结构。
具体的参考图 7, 所述半导体结构包括衬底 100、 位于衬底 100中的 N型 的掺杂阱 105 , 位于掺杂阱 105及其上的叠栅晶体管 （未图示）， 所述叠栅晶 体管包括源极区、 漏极区， 和位于源极区和漏极区之间的浮栅结构 107G, 所 述浮栅结构 107G上覆盖有隔离层 108、在隔离层 108上覆盖有控制栅结构 110。 所述半导体结构还包括浮栅结构 107G在衬底上的延伸，即浮栅延伸结构 112, 所述浮栅延伸结构 112 可以包括多晶硅层 1072 和位于多晶硅层上的绝缘层 1073。 所述半导体结构上具有层间介质层 114。
步骤 S20, 对所述半导体结构进行刻蚀， 在所述浮栅延伸结构 110上的层 间介质层中形成第一开口。
具体的， 继续参考图 7, 可以利用本领域技术人员熟知的光刻和刻蚀的 方 法形成第一开口 1206。 例如在一具体实现中， 可以在半导体结构上利用旋涂 ( spin on )工艺涂布光刻胶，接着通过曝光将掩膜版上 与第一开口相对应的 图形转移到光刻胶上， 然后利用显影液将相应部位的光刻胶去除， 以形成光刻 胶图形。
接着， 所述刻蚀层间介质层 114可以是任何常规刻蚀技术， 比如化学刻蚀 技术或者等离子体刻蚀技术， 在本实施例中， 采用等离子体刻蚀技术， 采用
CF4、 CHF3、 CH2F2、 CH3F、 C4F8或者 C5F8中的一种或者几种作为反应气 体刻蚀层间介质层 114直至形成暴露浮栅延伸结构 112的第一开口 1206。
一般的， 浮栅延伸结构上具有隔离层 180, 所述浮栅延伸结构可以包括多 晶硅层 1072和位于多晶硅层上的绝缘层 1073 , 例如绝缘层 1073为氮化硅或 者但氧化硅材料。 所述绝缘 1073层的作用是对半导体结构上不需要形成金 接触的位置进行保护， 使得仅在半导体结构上需要的位置形成金属接 触。
所述对半导体结构进行刻蚀，在所述浮栅延伸 结构上的层间介质层 114中 形成第一开口具体可以包括步骤：
对所述层间介质层 114和隔离层 108进行刻蚀， 形成介质层开口。
接着，对介质层开口内的浮栅延伸结构 112上形成暴露部分浮栅延伸结构 112的光掩膜图形， 然后对所述介质层开口内暴露的所述绝缘层 1073进行刻 蚀， 形成绝缘层开口。 所述介质层开口和所述绝缘层开口构成第一开 口 1206, 所述第一开口 1206就暴露浮栅延伸部 112中的多晶硅层 1072。
在一优选实施方式中， 所述绝缘层开口位于介质层开口的中央区域。
步骤 S30, 在所述第一开口中填充牺牲介质。
具体的， 继续参考图 8, 所述填充牺牲介质 1208的工艺可以利用： 化学 气相沉积或者旋涂工艺， 例如涂覆光刻胶层。填充第一开口直到和层间 介质层 114齐平。
步骤 S40, 在所述层间介质层上形成阻挡层， 所述阻挡层覆盖部分所述牺 牲介质。 阻挡层 1209, 所述阻挡层 1209的材料可以具体为氮化硅。
在一具体实现中， 所述阻挡层 1209可以覆盖第一开口的中央区域的牺牲 介质 1208。从而使得阻挡层 1209暴露第一开口边缘区域的所述牺牲介质 1208。
步骤 S50, 刻蚀所述阻挡层， 在所述阻挡层中形成暴露部分所述牺牲介质 的第二开口。
具体的， 继续参考图 9, 在所述阻挡层 1209表面形成光掩膜图形， 在光 掩膜图形掩蔽下进行刻蚀， 形成第二开口 1210, 第二开口 1210暴露所述牺牲 介质。所述刻蚀方法可以利用本领域技术人员 熟知的方法，例如等离子体刻蚀。 优选的， 所述第二开口对应于所述浮栅延伸结构开口的 位置。
步骤 S60, 在所述牺牲介质表面的阻挡层上形成导电层， 所述导电层覆盖 所述第二开口。
具体的， 参考图 10, 所述形成具体工艺条件包括： 物理气相沉积靶材材 料为金属， 例如铝， 反应温度为 250摄氏度至 500摄氏度， 腔室压力为 10毫 托至 18毫托， 直流功率为 10000瓦至 40000瓦， 氩气流量为每分钟 2标准立 方厘米至每分钟 20标准立方厘米， 填充所述第二开口 1210, 直至形成覆盖所 述第二开口 1210的金属层 1212。
例如可以进行刻蚀，去除所述阻挡层上多余的 导电层，仅保留第二开口边 缘处（即所述牺牲介质对应的所述阻挡层上） 及第二开口内的阻挡层上的导电 层。 在形成导电层的时候， 由于导电层首先要填充第二开口， 因此在第二开口 的位置导电层会向浮栅延伸结构方向凸出，也 就是对应于所述浮栅延伸结构开 口的位置的导电层会凸出。 从而使得在形成存储单元后， 在静电的作用下， 导 电层会和所述浮栅延伸结构开口内的多晶硅层 接触， 导电互连。
步骤 S70, 去除所述第一开口中的牺牲介质。
具体的， 参考图 4可以利用清洗或者灰化的方法去除牺牲介质 所述牺牲 去除的材料。
优选的， 所述阻挡层位于第一开口的中央区域， 所述第二开口位于第一开 口的中央区域。所述绝缘层开口位于所述介质 层开口的中央区域，且所述导电 层的向浮栅延伸结构方向凸出位置和所述绝缘 层开口位置对应。
另外在上述实施例中还可以掺杂阱为 Ρ阱，叠栅晶体管为 NMOS晶体管。 除此之外，本发明还提供了一种包括阵列排列 的上述叠栅非易失性快闪存 储单元的叠栅非易失性快闪存储器件。
以上所述，仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的 限制。 任何熟悉本领域的技术人员， 在不脱离本发明技术方案范围情况下， 都 可利用上述揭示的方法和技术内容对本发明技 术方案作出许多可能的变动和 修饰， 或修改为等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的 修饰， 均仍属于本发明技术方案保护的范围内。