以下、本発明の実施の形態について、図� ��を参照して詳細に説明する。

[第1の実施の形態]
 図1は、本発明の第1の実施の形態に係る記� �装置のメモリセル1を表したものである。メ� ��リセル1は、記憶素子、例えば図2に示した� �変抵抗素子10と、スイッチング素子としての NチャネルMOS型のトランジスタ20とを備えてい る。記憶装置は、このメモリセル1を記憶単� �として、複数個マトリクス状に配置したも� �である。図3は、メモリセル1の書き込み動作 時の等価回路を表したものである。

 可変抵抗素子10は、例えば、電極11、イオ ン源層12、高抵抗層(可変抵抗層)および電極14 を積層して形成されたものである。

 電極11,14は、例えば、Al、Cu、Wなどの金属 材料により構成されている。高抵抗層13は、� ��えば、金属材料、希土類元素、これらの混� ��物の酸化物あるいは窒化物、または半導体� ��料からなり、後述するように2つの電極11,14� ��に電圧を印加することにより、電極11,14の� �に生じる電場の向きに応じて抵抗値が変化� �る機能を有している。

 イオン源層12は、例えば、Cu、AgおよびAl� �うち少なくとも一種類の金属元素と、Te、S� �よびSeのうち少なくとも一種類のカルコゲン 元素とを含んで構成されており、例えば、CuT eSi、GeSbTeSi、CuGeTeSi、AgGeTeSi、AgTeSi、AlTeSi、AlG eTeSi、ZrTeAl、CuZrTeAl、CuSSi、CuGeSSi、CuSeSi、CuGeS eSi等からなる。

 上記Cu、Agは、陽イオンとなったときに、 イオン源層12内や、高抵抗層13内を移動しや� �い元素である。Teは、イオン源層12の抵抗値� ��、可変抵抗素子10がオンしたときの高抵抗� �13の抵抗値よりも小さくすることの可能な元 素である。そのため、イオン源層12において� ��カルコゲン元素としてTeを用いた場合には� �抵抗値が大きく変化する部分を高抵抗層13に 限定することができ、メモリ動作の安定性を 向上させることができる。また、イオン源層 12において、陽イオンとなる元素としてCuを� �い、さらに、カルコゲン元素としてTeを用い た場合には、イオン源層12の抵抗値を、可変� ��抗素子10がオンしたときの高抵抗層13の抵抗 値よりも十分に小さくすることができるので 、メモリ動作の安定性をより向上させること ができる。

 また、上記Alは可変抵抗素子10が低抵抗状 態から高抵抗状態へ切り替わるときに化学的 に安定な酸化物を形成するものであり、これ により消去状態(高抵抗状態)の保持特性が改� ��される。Siは、イオン源層12を非晶質化し、 イオン源層12の結晶化温度を上昇させること� ��可能な元素である。そのため、イオン源層1 2にSiを適当量含有させた場合には、プロセス 時に受ける熱などによる結晶化等の状態変化 が抑制され、メモリ動作の安定性を向上させ ることができる。

 イオン源層12には、例えばTeAlZrOxのように 、更にO(酸素)を含めるようにしてもよく、こ れによりデータの書き込み時の保持特性およ び抵抗値の制御性が向上する。

 図3に示したように、可変抵抗素子10の一� ��の電極11はビット線BLR、他方の電極14はトラ ンジスタ20の第1入出力端子(ドレイン/ソース) 20aにそれぞれ電気的に接続されている。トラ ンジスタ20の第2入出力端子(ソース/ドレイン) 20bはビット線BLT、トランジスタ20の制御端子2 0c(ゲート端子)はワード線WLにそれぞれ電気的 に接続されている。

 可変抵抗素子10の電極11にはビット線BLRを 介して第1電源21より第1パルス電圧(VBLR)、ト� �ンジスタ20の制御端子20cにはワード線WLを介� ��て第2電源22よりセル選択用の第2パルス電圧 (VWL)、また、トランジスタ20の第2入出力端子2 0bにはビット線BLTを介して第3電源23より第3パ ルス電圧(VBLT)がそれぞれ供給されるようにな っている。

 ここで、本実施の形態では、第1電源21お� ��び第2電源22はそれぞれその書き込みの電圧� ��(パルス高さ)が一定の固定電圧源であるの� �対し、第3電源23はその電圧値を調整回路24(� �整手段)により変更できるものである。すな� ��ち、情報の書き込み時において、トランジ� ��タ20の第2入出力端子20bがソースとして作用� ��る範囲内で、電圧値を任意に減少または増� ��させることが可能となっている。具体的に� ��、例えば第3電源23では電圧値(パルス高さ)� �異なる複数の書き込み用DC電源を含む構成を 有しており、その選択が調整回路24によりな� ��れる。なお、パルス電圧には、文字通りの� ��ルス波形に限らず、例えばランプ状波形の� ��圧も含まれる。

 次に、本実施の形態の記憶装置(メモリセ ル1)の動作について説明する。

(書き込み)
 第1電源21および第3電源23により、電極14に� �電位(-電位)、電極11に正電位(+電位)をそれぞ れ印加して、イオン源層12から高抵抗層13に� �かって電流を流すと、イオン源層12から、Cu� ��AgおよびAlのうち少なくとも一種類の金属元 素がイオン化して高抵抗層13内を拡散してい� ��、電極14側で電子と結合して析出したり、� �るいは、高抵抗層13の内部に拡散した状態で 留まる。その結果、高抵抗層13の内部に上記� ��属元素を多量に含む電流パスが形成された� ��、若しくは、高抵抗層13の内部に上記金属� �素による欠陥が多数形成され、高抵抗層13の 抵抗値が低くなる。このとき、イオン源層12� ��抵抗値は、高抵抗層13の書き込み前の抵抗� �に比べて元々低いので、高抵抗層13の抵抗値 が低くなることにより、可変抵抗素子10全体� ��抵抗値も低くなる(つまり、可変抵抗素子10� ��オンする)。なお、このときの可変抵抗素子 10全体の抵抗が書込抵抗となる。その後、電� ��11,14に印加されている電位を零にして可変� �抗素子10にかかる電圧を零にすると、可変抵 抗素子10の抵抗値が低くなった状態で保持さ� ��る。このようにして情報の書き込みが行わ� ��る。

(消去)
 次に、第1電源21および第3電源23により、電� ��14に正電位(+電位)、電極11に負電位(-電位)を それぞれ印加して、高抵抗層13からイオン源� ��12に向かって電流を流すと、高抵抗層13内に 形成されていた電流パス、あるいは不純物準 位を構成する、上記金属元素がイオン化して 、高抵抗層13内を移動してイオン源層12側に� �る。その結果、高抵抗層13内から、電流パス 若しくは欠陥が消滅して、高抵抗層13の抵抗� ��が高くなる。このときイオン源層12の抵抗� �は元々低いので、高抵抗層13の抵抗値が高く なることにより、可変抵抗素子10全体の抵抗� ��も高くなる(つまり、可変抵抗素子10がオフ� ��る)。なお、このときの可変抵抗素子10全体� ��抵抗が消去抵抗となる。その後、電極11,14� �印加されている電位を零にして可変抵抗素� �10にかかる電圧を零にすると、可変抵抗素子 10の抵抗値が高くなった状態で保持される。� ��のようにして、書き込まれた情報の消去が� ��われる。

 このような過程を繰返し行うことにより� ��可変抵抗素子10に情報の書き込みと、書き� �まれた情報の消去を繰り返し行うことがで� �る。

 このとき、例えば、可変抵抗素子10全体� �抵抗が書込抵抗となっている状態(低抵抗状� ��)を「1」の情報に、可変抵抗素子10全体の抵 抗が消去抵抗となっている状態(高抵抗状態)� ��「0」の情報に、それぞれ対応させると、電 極14に負電位を印加することによって、可変� ��抗素子10の情報を「0」から「1」に変え、電 極14に正電位を印加することによって、可変� ��抗素子10の情報を「1」から「0」に変えるこ とができる。

 また、この可変抵抗素子10では、広範囲� �抵抗値を保持できるものであり、例えば低� �抗から高抵抗へと変化させる際の消去電圧� �制御して高抵抗状態と低抵抗状態との間の� �間的な状態を作り出せば、その状態を安定� �て保持することができる。よって2値だけで� ��く多値記憶が可能となり、大容量化を実現� ��ることができる。

(読み出し)
 上記のように記録された情報の読み出しを� ��う場合には、電極14に書き込み動作が起き� �い程度の負電位を印加すると共に電極11に正 電位を印加、または逆に電極14に消去動作が� ��きない程度の正電位を印加すると共に電極1 1に負電位を印加して、イオン源層12および高 抵抗層13に電流を流すと、書き込み状態の抵� ��値,消去状態の抵抗値に対応した微小な電流 が流れる。この電流値を、例えばメモリセル アレイの外部に設置したセンスアンプなどで 検出することにより、可変抵抗素子10が低抵� ��状態 (「1」)か、高抵抗状態(「0」)かを判� �することができる。

 このように、本実施の形態の可変抵抗素� ��10では、電極11、イオン源層12、高抵抗層13� �よび電極14を積層しただけの簡易な構造であ るので、微細化しても情報の書き込みおよび 消去を行うことができると共に、電力の供給 がなくても、高抵抗層13の抵抗値を保持する� ��とができるので、情報を長期に渡って保存� ��ることができる。また、読み出しによって� ��抵抗層13の抵抗値が変化することはなく、� �フレッシュ動作を行う必要がないので、そ� �分だけ消費電力を低減することが可能であ� �。

 加えて、従来、ベリファイのような複雑� ��制御を実現するには周辺回路の増大が不可� ��であったが、本実施の形態では、周辺回路� ��模を小さくすることができる。以下、その� ��について説明する。

(ベリファイ)
 前述のようにベリファイ動作では、書き込� ��動作後に読み出し(ベリファイ読み出し)を� �い、可変抵抗素子10が低抵抗であったら書き 込み成功で書き込み動作を終了し、高抵抗で あったら書き込み失敗として再書き込みを行 う。そして、このサイクルをある上限回数ま で繰り返す。

 図4は、上記メモリセルの書き込み動作に おける、最適な印加電圧・電流の範囲を模式 的に表わしたものである。ここで、セル印加 電圧とは書き込み動作の初期でまだ抵抗値が 高抵抗の状態におけるセル印加電圧であり、 セル印加電流とは抵抗値が低抵抗に変化した 後の状態におけるセル印加電流を意味する。 最適な印加電圧・電流の範囲は各々の上限・ 下限で囲まれた四角形で模式的に表わせる。 典型的なセルの範囲がaであり、上方にシフ� �した例がb、下方にシフトした例がcである。 このようなシフトはセル特有のセル間のばら つきで発生する場合もあるし、同一のセルで も繰返し動作による特性の変動で発生する場 合もある。本実施の形態のメモリセルでは、 このようなシフトは、電圧と電流に相関があ る場合が多く、領域Dや領域Eのように電圧と� ��流が互いに逆方向の領域にシフトする場合� ��殆どない。

 最適な印加電圧・電流の範囲がbにシフト した場合には図の実線の矢印のように、セル 印加電圧とセル印加電流をともにセンター条 件より増加させて書き込みを行う必要があり 、cにシフトした場合には図の破線の矢印の� �うに、セル印加電圧とセル印加電流をとも� �センター条件より減少させて再書き込みを� �う必要がある。以下、本実施の形態での再� �き込みの手法について、従来の手法と比較� �つつ説明する。

 まず、図9に示した従来のメモリセル100では 、セル印加電圧・電流は各々、以下のように 近似できる。
 ここで、W:チャネル幅、L:チャネル長、μs : キャリアの表面移動度、Cox:単位面積当たり� �ゲート容量、Vg:ゲート電圧、Vs(=0V):ソース電 圧、Vt:閾値電圧、である。セル印加電圧はVBL そのものであり、セル印加電流はVWLに依存す る。

 書き込みが失敗した場合には、図4のbの� �域に変動していることが予想されるので、� �書き込みを行う場合には、図12(A),(B)に示し� �ようにVBL,VWLともに前回の書き込みよりも電� ��を増加させて、書き込みの成功率を向上さ� ��る。VBLmin(VWLmin)を初期値とし、サイクル上� �4回、電圧上限VBLmax(VWLmax)までベリファイを� �う例である。電圧は毎回、δVBL(δVWL)だけ増� �させる。図中でベリファイ読み出しは図示� �ていないが、ベリファイ読み出しは電圧パ� �スの印加後に挿入される。

 このような複雑な制御を実現するには周� ��回路の増大が不可避であるが、従来手法で� ��VWLとVBLの2つの電圧を制御する必要があり、 周辺回路規模の増大をさらに招くという問題 があった。

 これに対して、本実施の形態では、VWL,VBL Rの2つの電圧は固定値とし、VBLTのみを変更可 能とするもので、これによりセル印加電圧、 電流ともに変更可能としたものである。

 前述の図3は書き込み動作時の等価回路を 表したものであり、第3電源23の電圧値(VBLT)は トランジスタ20の第2入出力端子20bがソースと して作用する電圧範囲に設定されており、VWL ,VBLR,VBLTの中で、VBLTが最低電位になるよう電� ��範囲が設定されている。

 図3の等価回路では、セル印加電圧・電流は 各々、以下のように近似できる。
 ここで、W:チャネル幅、L:チャネル長、μs : キャリアの表面移動度、Cox:単位面積当たり� �ゲート容量、Vg:ゲート電圧、Vs:ソース電圧� �Vt:閾値電圧、である。

 以上の近似式より明らかなように、VWL,VBL Rの2つの電圧は固定値としてもVBLTのみを制御 することで、セル印加電圧、電流ともに制御 できることが分かる。

 図4において、最適な印加電圧・電流の範 囲がbにシフトした場合には、本実施の形態� �は、図の実線の矢印のように、VBLTのみを減� ��させることでセル印加電圧とセル印加電流� ��同時に増加させて書き込みを行い、cにシフ トした場合には図の破線の矢印のように、VBL Tのみを増加させてセル印加電圧とセル印加� �流を同時にセンター条件より減少させて書� �込みを行う。

 図5は、本実施の形態におけるベリファイ 制御の一例の模式図を表したものである。図 5(A)はVBLT、図5(B)はVBLT-VBLT(セル印加電圧)、図5 (C)はVWL-VBLT(=Vg-Vs)をそれぞれ表している。書� �込み動作後にベリファイ読み出しを行い、� �抵抗であったら書き込み成功として書き込� �動作を終了し、高抵抗であったら書き込み� �敗として再書き込みを行う。このサイクル� �ある上限回数まで繰り返す。

 書き込みが失敗した場合は、図4のbの領� �に変動していることが予想されるので、再� �き込みを行う場合には、図5(A)に示したよう� ��VBLTの電圧を前回の書き込みよりも減少させ て、等価的に書き込み電圧と電流を同時に増 大させ、書き込みの成功率を向上させる。こ こでは、VBLTmaxを初期値とし、サイクル上限4� ��、電圧下限VBLmin=0Vまでベリファイを行う例� ��している。本実施の形態では、電圧は毎回� �VBLTだけ増加させる。図中でベリファイ読み� ��しは図示していないが、ベリファイ読み出� ��は電圧パルスの印加後に挿入される。

 このように本実施の形態では、VBLTのみを 制御することでセル印加電圧と電流を同時に 制御できることから、複雑な制御が不要とな り、周辺回路の構成を簡素化することができ る。

 以下、本発明の他の実施の形態について� ��明する。なお、第1の実施の形態と同一の構 成要素についてはその説明を省略し、異なる 部分についてのみ説明する。

[第2の実施の形態]
 図6は図3の可変抵抗素子10の接続を逆向きに したメモリセル2の消去動作時の等価回路を� �すものである。この場合、可変抵抗素子10で の電流の流れは書き込み時 (図3)の場合とは� ��向きになる。ここでは、セル印加電圧とは� ��抵抗値が高抵抗に変化した後の状態におけ� ��電圧であり、セル印加電流とは消去動作の� ��期でまだ抵抗値が低抵抗の状態におけるセ� ��印加電流に再定義される。その他は、第1の 実施の形態(図3)と同様で、第3電源23(VBLT)のみ を制御することでセル印加電圧と電流を同時 に制御できる。

[変形例]
 以上の説明したメモリセル1,2では、NMOS構成 のトランジスタ20を用いたが、図7および図8� �示したメモリセル3およびメモリセル4のよう に、PMOS構成のトランジスタ30を用いてもよい 。

 図7はメモリセル3の書き込み動作時の等価� �路を表している。VBLTの電圧設定はトランジ� ��タ30のビット線BLTがソース端子として作用� �る電圧範囲に設定されている。すなわち、VW L,VBLR,VBLTの中で、VBLTが最高電位になる電圧範 囲である。本実施の形態においても、VWL,VBLR� ��2つの電圧は固定値で、VBLTのみを制御する� �ここで、セル印加電圧は以下のように近似� �きる。

 その他は図3と同様で、VBLTのみを制御す� �ことでセル印加電圧と電流を同時に制御で� �る。

 図8はメモリセル4の消去動作時の等価回� �を表すもので、可変抵抗素子10の電流の流れ は図7の場合とは逆向きになる。ここでは、� �ル印加電圧とは、抵抗値が高抵抗に変化し� �後の状態における電圧であり、セル印加電� �とは消去動作の初期でまだ抵抗値が低抵抗� �状態におけるセル印加電流に再定義される� �その他は図7と同様で、VBLTのみを制御するこ とでセル印加電圧と電流を同時に制御できる 。

 以上、実施の形態および変形例を挙げて� ��発明を説明したが、本発明は上記実施の形� ��等に限定されるものではなく、種々変形可� ��である。例えば、上記実施の形態ではベリ� ��ァイ制御について説明したが、本発明はベ� ��ファイ制御のみ限らず、個別に書き込み電� ��を制御する場合にも適用可能である。

 また、上記実施の形態では、1つの選択ト ランジスタに対して1つの可変抵抗素子10を接 続したメモリセル(所謂1T-1R型のメモリセル)� �例に挙げて説明したが、本発明は1つの選択� ��ランジスタに対して複数の可変抵抗素子10� �接続した構成のメモリセルについて適用す� �ことも可能である。

 更に、可変抵抗素子10の構造についても� �記実施の形態のものに限らず、他の構成、� �えば図2の断面構成において、イオン源層12� �高抵抗層13との積層順序を逆にした構成とし たもの、あるいはイオン源層12を設ける代わ� ��にイオン源層12に用いられる金属元素を高� �抗層13に含有させた構成のもの、更にはイオ ン源層12に用いられる金属元素を電極に含有� ��せて、電極がイオン源層12を兼ねるように� �た構成のものなどでもよく、本発明はこの� �うな可変抵抗素子を用いた記憶装置のいず� �にも適用可能である。

 更には、記憶素子としてはこのような可� ��抵抗素子10に限らず、その他の素子,例えば� ��変化メモリを用いることも可能であり、こ� ��ようなメモリを用いた記憶装置としてもよ� ��。

 また、スイチッング素子としては、2つの 入出力端子および制御端子を有するものであ ればよく、MOSトランジスタの他、バイポーラ トランジスタを適用することも可能である。