本実施形態の記憶素子の構成を説明する� ��本実施形態は、MIM型素子に関する。

 図6は本実施形態の記憶素子の一構成例を 示す図である。以下では、本実施形態の記憶 素子を半導体記憶装置におけるメモリセルと した場合で説明する。図6はそのメモリセル� �パタンを上から見たときの透視図である。

 メモリセルは、MOSトランジスタと、2つの 抵抗変化素子とを有する構成である。図6に� �すように、半導体基板の表面は、MOSトラン� �スタが形成されるアクティブ領域130と、MOS� �ランジスタ同士を絶縁するための素子分離� �102とに分かれている。また、アクティブ領� �130は、MOSトランジスタのソース電極および� �レイン電極に相当する不純物拡散領域131、13 2と、トランジスタ動作時にチャネルが形成� �れるチャネル形成領域とに分かれている。� �抗変化素子は、下部電極106と、上部電極108a� ��108bとを有する。

 なお、本実施形態では、抵抗変化素子に� ��ける抵抗変化材料層の平面パタンは、下部� ��極106と同じであるため、図に示されていな� ��。

 図6に示すように、アクティブ領域130の上 には、ゲート酸化膜を介してチャネル形成領 域を覆うワード線103が設けられている。この ワード線103はMOSトランジスタのゲート電極と なる。不純物拡散領域131にビットコンタクト プラグ105を介してビット線110が接続されてい る。不純物拡散領域132にセルコンタクトプラ グ104を介して抵抗変化素子の下部電極106が接 続されている。

 抵抗変化素子の上部電極108aがプレート線 109に接続され、上部電極108bがプレート線112� �接続されている。図6に示す抵抗変化素子で� ��、2つの上部電極108a、108bに対して抵抗変化� ��料層と下部電極106が共通に設けられている� ��

 図7は図6に示した記憶素子の等価回路を� �す図である。

 図7に示すBLがビット線110に相当し、WLが� �ード線103に相当する。PL1がプレート線109に� �当し、PL2がプレート線112に相当する。MOSト� �ンジスタ70のソース電極にビット線BLが接続� ��れ、ゲート電極にワード線WLが接続されて� �る。ドレイン電極には抵抗変化素子71、72が� ��列に接続されている。なお、ソース電極に� ��抗変化素子71、72が接続され、ドレイン電極 にビット線BLが接続されてもよい。

 本実施形態の記憶素子は、図7に示す回路 を見ると文献2に開示されたメモリセルの回� �と似ているが、本実施形態の抵抗変化素子� �は上部電極がプレート線に接続されている� �この違いによる利点は、本実施形態の記憶� �子を用いた半導体記憶装置の構成の説明で� �べる。

 また、文献2に開示されたメモリセルでは 、1つの選択トランジスタに接続される2つの� ��抗変化素子がそれぞれの別の層に形成され� ��いる。そのため、製造方法において、2層に 分かれた抵抗変化素子を電気的に絶縁するた めの絶縁膜の形成工程、およびそれぞれの抵 抗変化素子をパターニングするためのリソグ ラフィ工程が必要になる。さらに、上層の抵 抗変化素子をパターニングする際、下層の抵 抗変化素子との位置合わせを行う必要がある 。そのためのマージンを設計上確保しておか なければならず、このことはメモリセルのサ イズの縮小化を妨げる要因の一つになる。

 これに対して、本実施形態では、2つの抵 抗変化素子が同層に形成されているだけでな く、抵抗変化材料層と下部電極106を共用して いる。そのため、本実施形態の記憶素子の構 造は、文献2のメモリセル構造に比べて、製� �工程を削減できるだけでなく、メモリサイ� �の縮小化に優れている。本実施形態の記憶� �子をメモリセルに用いた半導体記憶装置の� �憶容量を増加させても、チップ面積が大き� �なることを抑制できる。

 次に、図6に示した記憶素子を用いた半導 体記憶装置の製造方法を、図8から図16を参照 して説明する。ここでは、図6に示した記憶� �子を8つ配置した構成である。

 図8は素子分離からコンタクトプラグ生成 までの工程を説明するための平面図である。 図9は図8に示す線分AA’の部位の断面図であ� �。

 図8に示すように、p型の半導体基板201に� �子分離部102とアクティブ領域130を形成する� �アクティブ領域130の表面に熱酸化法により� �ート酸化膜を形成した後、ワード線103を導� �性材料膜で形成する。その後、絶縁膜形成� �異方性エッチングおよびイオン注入の処理� �行って、図9に示すLDD(Lightly Doped Drain)構造� �MOSトランジスタを形成する。

 なお、MOSトランジスタの製造方法は、通� ��のMOSトランジスタと同様であるため、その� ��細な説明を省略する。ここでは、LDD構造の� ��合で説明したが、シングルドレイン構造な� ��のその他の構造であってもよい。本実施形� ��では、MOSトランジスタのタイプをn型の場合 で説明するが、p型であってもよい。

 絶縁膜の形成にはCVD(Chemical Vapor Deposition )法を用いる。導電性膜の形成には、CVD法ま� �はスパッタリング法を用いる。以下におけ� �膜形成方法について、特にことわらない限� �、同様にして形成する。

 図8では、1つのアクティブ領域130に、2本� ��ワード線103が所定の距離を空けて形成され� ��いる。アクティブ領域130のうちワード線103� ��覆われた領域以外に、n型導電性不純物を拡 散させ、n型拡散層101a~101cを形成している。� �れは、1つのアクティブ領域130に2つのMOSトラ ンジスタを形成するためである。

 MOSトランジスタを形成した後、MOSトラン� ��スタを覆う絶縁膜203を基板上に形成する。� ��の後、フォトリソグラフィ工程およびエッ� ��ング工程により、n型拡散層101a~101cのそれぞ れに達する開口を絶縁膜203に形成する。形成 した開口に導電性材料を埋め込む。このよう にして、図8および図9に示すセルコンタクト� ��ラグ104a、104cおよびコンタクトプラグ301が� �成される。

 図10は抵抗変化素子の下部電極と抵抗変� �材料層の形成方法を説明するための平面図� �ある。図11は図10に示す線分AA’の部位の断� �図である。

 セルコンタクトプラグ104a、104b、コンタ� �トプラグ301および絶縁膜203の上に、下部電� �106形成のための導電性膜と、抵抗変化材料� �107とを順に形成する。下部電極106の導電性� �としては、金属元素の拡散を防止するため� �バリアメタルと、白金またはルテニウムな� �の白金族の金属膜とが順に形成された積層� �造であることが望ましい。バリアメタルは� �白金族の金属元素がコンタクトプラグを介� �て絶縁膜203やn型拡散層101a~101cに拡散するの� ��防ぐ。抵抗変化材料層107としては、ニッケ� ��またはチタンなどの遷移金属の酸化物であ� ��遷移金属酸化物、またはカルコゲナイドを� ��いることが可能である。

 導電性膜と抵抗変化材料層107を形成した� ��、フォトリソグラフィ工程およびエッチン� ��工程により、これらの膜を所定のパタンに� ��工する。図10には抵抗変化材料層107a、107bの パタンを示すが、図11に示すように下部電極1 06aの平面パタンは抵抗変化材料層107aと同等� �あり、下部電極106bの平面パタンは抵抗変化� ��料層107bと同等である。このエッチングには 、形成されるパタンについて所定の加工精度 が要求されるため、異方性のドライエッチン グが用いられる。

 図10および図11に示すように、下部電極106 aがセルコンタクトプラグ104aと接続され、下� ��電極106bがセルコンタクトプラグ104bと接続� �れる。

 図12は抵抗変化素子の上部電極の形成方� �を説明するための平面図である。

 下部電極および抵抗変化材料層からなる� ��層構造を覆う導電性膜を絶縁膜203の上に形� ��する。フォトリソグラフィ工程およびエッ� ��ング工程により、この導電性膜を所定のパ� ��ンに加工する。図12には上部電極108a、108bの パタンを示す。本実施形態では、1つのパタ� �の抵抗変化材料層107に2つの上部電極108a、108 bが接続されている。なお、上部電極108a、108b のパタンを円にしたが、パタンの形状は楕円 や多角形など、円以外であってもよい。

 図13はプレート線の一部とビット線を含� �第1の配線の形成方法を説明するための平面� ��である。図14Aは図13に示す線分AA’の部位の 断面図であり、図14Bは図13に示す線分BB’の� �位の断面図である。

 抵抗変化素子を覆う保護層205を絶縁膜203� ��上に形成し、保護層205の上に絶縁膜207を形� ��する。保護層205および絶縁膜207の積層膜を� ��間絶縁膜209と称する。保護層205は金属元素� ��拡散を防ぐために形成し、絶縁膜207は平坦� ��を向上させるために形成している。

 そして、以下に説明するデュアルダマシ� ��法によりビアプラグと配線を形成する。フ� ��トリソグラフィ工程およびエッチング工程� ��より層間絶縁膜209に所定のパタンのビアホ� ��ルと配線用溝を形成する。続いて、基板表� ��にスパッタリング法で銅を形成し、その上� ��メッキ法で銅を堆積する。これにより、ビ� ��ホールと配線用溝に銅が埋め込まれる。そ� ��後、層間絶縁膜209の上面に形成された銅をC MP(Chemical and Mechanical Polishing)法で除去し、� �14Aおよび図14Bに示すビアプラグ302、303と、� �ット線110およびプレート線109を形成する。� �時に、上部電極108bの上にビアプラグ(不図示 )を形成する。

 図6に示したビットコンタクトプラグ105は 、コンタクトプラグ301およびビアプラグ302か らなる構成である。

 図13に示すように、図の上下方向に隣り� �う抵抗変化素子の上部電極108a1および上部電 極108a2が1本のプレート線109に接続されている 。また、1つのアクティブ領域130に形成され� �2つのMOSトランジスタはビット線110を共用す� ��。図14Bに示すように、下部電極106a、抵抗変 化材料層107aおよび上部電極108aを有する抵抗� ��化素子が形成されている。

 なお、デュアルダマシン法の代わりに、� ��に説明する方法を用いてビアプラグと配線� ��別々に形成してもよい。フォトリソグラフ� ��工程およびエッチング工程により層間絶縁� ��209に所定のパタンのビアホールを形成し、� ��いて、ビアホールにタングステンを埋め込� ��。そして、アルミニウム膜を層間絶縁膜209� ��上に形成し、フォトリソグラフィ工程およ� ��エッチング工程によりアルミニウム膜を所� ��のパタンの配線に加工する。

 図15は残りのプレート線を含む第2の配線� ��形成方法を説明するための平面図である。� ��16は図15に示す線分CC’の部位の断面図であ� ��。

 層間絶縁膜209の上に層間絶縁膜211を形成� ��る。層間絶縁膜209にビアプラグおよび配線� ��形成した方法と同様にして、層間絶縁膜211� ��、ビアプラグ307およびプレート線112を形成� ��る。図16に示すように、ビアプラグ307は、� �間絶縁膜209に形成されたビアプラグ305の上� �形成される。ビアプラグ305は上部電極108b1の 上に形成されている。図15に示すように、図� ��左右方向に隣り合うアクティブ領域130の抵� ��変化素子の上部電極108b1および上部電極108b2 が1本のプレート線112に接続されている。

 図15に示すように、上部電極108a1がプレー ト109aと接続され、上部電極108b1がプレート線 112aと接続されている。上部電極108a3がプレー ト線109bと接続され、上部電極108b3がプレート 線112bと接続されている。このように、1つの� ��クティブ領域130にMOSトランジスタを介して� ��続される抵抗変化素子の4つの上部電極がそ れぞれ異なるプレート線に接続されている。

 次に、本実施形態の記憶素子を用いた半� ��体記憶装置として、図6に示したメモリセル を2つ配置した場合の構成を説明する。

 図17は図6に示したメモリセルを2つ配置し た場合の構成例を示す上面透視図である。

 図17に示すように、MOSトランジスタTr1の� �レイン電極に抵抗変化素子C1、C2が並列に接� ��されている。MOSトランジスタTr2のドレイン� ��極に抵抗変化素子C3、C4が並列に接続されて いる。MOSトランジスタTr1およびMOSトランジス タTr2はビット線BLを共用する。MOSトランジス� ��Tr1が抵抗変化素子C1、C2を選択するための選 択トランジスタとして機能し、MOSトランジス タTr2が抵抗変化素子C3、C4を選択するための� �択トランジスタとして機能する。

 2つのMOSトランジスタTr1、Tr2がビット線BL� ��共用していても、それぞれワード線WL1、WL2� ��異なるだけでなく、抵抗変化素子C1~C4のプ� �ート線PL1~PL4が異なるため、いずれか1つの抵 抗変化素子に情報を書き込んだり、その素子 から情報を読み出したりすることが可能とな る。

 ビット線BLを共用するMOSトランジスタを� �む2つのメモリセルを1つの単位構造と考える と、図13および図15を参照して説明したよう� �、図の上下方向に隣り合う単位構造はプレ� �ト線PL1、PL3を共用し、図の左右方向に隣り� �う単位構造はプレート線PL2、PL4を共用して� �る。これにより、プレート線の増加を抑制� �ることができる。

 図18は本実施形態の半導体記憶装置の一� �成例を示す図である。図18は、図17に示した2 つのメモリセルについて周辺回路との接続を 示す。

 図18に示すように、ワード線WL1、WL2のそ� �ぞれには、ワード線に印加する電位を制御� �るためのワード線ドライバ601、602のそれぞ� �が接続されている。ワード線ドライバによ� �、MOSトランジスタのオン/オフが制御される� ��ビット線BLには、ビット線BLに印加する電位 を制御するビット線ドライバおよびビット線 BLの電位を読み出すための電圧検知回路(セン スアンプ)を含むBLドライバ/センス回路701が� �続されている。プレート線PL1~PL4のそれぞれ� ��は、プレート線に印加する電位を制御する� ��めのプレート線ドライバ501~504のそれぞれが 接続されている。

 また、BLドライバ/センス回路701には、抵� ��変化素子に記憶された情報を読み出すため� ��、カウンタ回路、比較回路および閾値電圧� ��成回路が設けられている。閾値電圧とは、� ��抗変化素子が高抵抗、低抵抗のいずれの状� ��であるかを判定するための基準電圧である� ��カウンタ回路は、MOSトランジスタをオンさ� ��た時から抵抗変化素子の状態を判定する時� ��までの指定時間を計測し、指定時間になる� ��、比較回路に制御信号を送信する。比較回� ��は、カウンタ回路から制御信号を受信する� ��、ビット線BLの電位と閾値電圧を比較し、� �の結果を出力する。結果の出力方法の一例� �挙げると、読み出し対象の抵抗変化素子が� �抵抗状態のとき、情報「1」の信号を出力し� ��高抵抗状態のとき、情報「0」の信号を出力 する。

 図18では、各ワード線に対応してドライ� �の構成を別々に記載したが、各ワード線の� �ライバが複数配置された集合体がドライバ� �路として周辺回路に設けられている。この� �とは、プレート線ドライバについても同様� �ある。

 図19は、プレート線ドライバ内の一部を� �す回路の一例を示す図である。

 図19では、メモリセルの一部である抵抗変� �素子74を示し、MOSトランジスタを図に示すこ とを省略している。プレート線PLには複数の� ��抗変化素子74が並列に接続されている。プ� �ート線ドライバ501~504には、プレート線PLに� �圧V _PL を供給するためのドライバトランジスタ76が� ��圧V _PL の供給線とプレート線PLとの間に設けられて� ��る。また、プレート線PLを接地電位にする� �めのトランジスタ78がグランドとプレート線 PLとの間に設けられている。

 ここで、本実施形態の半導体記憶装置の� ��成を文献2に開示された半導体記憶装置と比 較する。

 一般的にビット線は信号線として用いら� ��、電圧あるいは電流を検出するためのセン� ��アンプがビット線に接続される。文献2に開 示された半導体記憶装置では、このセンスア ンプの回路が追加されることになる。そのた め、センスアンプの回路の占める面積が大き いほどメモリアレイを形成する領域が小さく ならざるを得ない。メモリセルを縮小化して も、周辺回路が大きくなってしまうと、チッ プ面積の拡大を抑制するための効果は小さい 。

 これに対して、本実施形態の半導体記憶� ��置では、追加して設けられるプレート線ド� ��イバは抵抗変化素子に所定の電圧を印加す� ��か、接地電位にするかの制御を行うだけの� ��路であるため、センスアンプよりも小規模� ��回路で済む。そのため、センスアンプの回� ��を追加して設ける場合に比べて、チップ面� ��が大きくなることを抑制できる。

 次に、本実施形態の記憶素子の動作を説� ��する。

 図17および図18に示した抵抗変化素子C1に� ��目して、この素子に情報を書き込んだり、� ��子の電気抵抗から情報を読み出したりする� ��法を説明する。情報の書き換え条件は抵抗� ��化素子の材料や構造によって異なるが、こ� ��では、抵抗変化素子C1の特性が図3に示した� ��性と同様であるものとする。抵抗変化素子� ��その抵抗状態の違いにより2種類の情報を記 憶することが可能である。

 図20Aは抵抗変化素子に情報を書き込む際� ��動作を説明するための図である。図20Bは抵� ��変化素子の情報を読み出す際の動作を説明� ��るための図である。図20Aおよび図20Bのグラ� ��は、縦軸が電圧の大きさを示し、横軸が時� ��を示す。

 抵抗変化素子C1に情報を書き込む場合、� �のように行う。図20Aに示すように、プレー� �線ドライバ502はプレート線PL2をフローティ� �グの状態にし、プレート線ドライバ501はプ� �ート線PL1をグランドの電位にする。BLドライ バ/センス回路701のビット線ドライバがビッ� �線BLに所定の電圧を印加すると、ワード線ド ライバ601はワード線WL1に電圧を印加して、所 定の時間だけMOSTr1をオンさせる。これにより 、電流が抵抗変化素子C1に流れ、抵抗変化素� ��C1の状態を書き換えることが可能となる。� �抗変化素子C1をオン状態にするか、オフ状態 にするかは図3で説明した方法と同様である� �め、ここでは詳細な説明を省略する。

 抵抗変化素子C1から情報を読み出す場合� �次のように行う。図20Bに示すように、プレ� �ト線ドライバ502はプレート線PL2をフローテ� �ングの状態にし、プレート線ドライバ501は� �レート線PL1をグランドの電位にする。BLドラ イバ/センス回路701のビット線ドライバがビ� �ト線BLに所定の電圧を印加する。ビット線ド ライバが電圧の印加を停止し、センスアンプ がビット線BLの電圧のモニタを開始する。

 ビット線ドライバの電圧印加の停止と同� ��に、ワード線ドライバ601がワード線WL1に電� ��を印加してMOSトランジスタTr1をオンすると� ��ビット線BLに蓄積された電荷が放電する。� �の放電の速度は、ビット線BLの容量と抵抗変 化素子C1の電気抵抗値の積で決まる時定数で� ��なる。BLドライバ/センス回路701のセンスア� ��プはビット線BLの電圧の変化を検出する。

 このとき、抵抗変化素子C1が低抵抗状態� �あれば時定数は小さいため、ビット線BLの電 圧は速く低下する。一方、抵抗変化素子C1が� ��抵抗状態であれば、ビット線BLの電圧は遅� �低下する。このように、抵抗変化素子C1の抵 抗状態の違いによりビット線BLの電圧の低下� ��度が異なる。

 センスアンプが図20Bの破線に示す指定時� ��にビット線BLの電圧を読み出し、比較回路� �ビット線BLの電圧と閾値電圧とを比較して結 果を出力する。比較結果から抵抗変化素子C1� ��抵抗状態を識別することができ、抵抗状態� ��ら抵抗変化素子に記憶されている情報がわ� ��る。

 なお、指定時間は、抵抗変化素子が高抵� ��状態の場合と低抵抗状態の場合とでビット� ��の電圧の低下速度を予め調べ、それらの状� ��の違いをより識別しやすい時間に設定すれ� ��よい。

 また、本実施形態では抵抗変化素子C1の� �合で説明したが、抵抗変化素子C2についても 、上述の説明のうちプレート線PL1をプレート 線PL2にすれば、抵抗変化素子C1と同様に動作� ��せることが可能である。また、抵抗変化素� ��C3または抵抗変化素子C4についても、上述の 説明のうち、ワード線WL1をワード線WL2とし、 プレート線PL1をプレート線PL3またはプレート 線PL4にすれば、抵抗変化素子C1と同様に動作� ��せることが可能である。

 また、2つの抵抗変化素子C1、C2が抵抗変� �材料層を共用するが、2本のプレート線のう� ��一方のプレート線に電圧を印加するとその� ��レート線に接続された抵抗変化素子の方だ� ��図4に示した電流経路が形成されるため、2� �のプレート線間でショートする問題は起こ� �にくい。

 次に、図18に示した抵抗変化素子C1、C2の2 ビットの情報の読み出し方法を、図21と図22� �用いて説明する。ここで説明する方法は、� �実施形態のメモリセルの特徴である2bit/cell� �造の場合についての高速読み出し方法であ� �。

 ビット線ドライバがビット線BLをプリチ� �ージし、プレート線ドライバ501、502のそれ� �れがプレート線PL1、PL2のそれぞれをグラン� �の電位にする。また、ワード線ドライバ601� �ワード線WL1をオープンにする。時定数とし� �は、次の3つのケースが考えられる。図21は2� ��の抵抗変化素子に記憶される情報の種類に� ��る3つのケースを示す図である。

 1つめのケースは、抵抗変化素子C1および� ��抗変化素子C2の両方が高抵抗状態(off状態)の ときであり、図21に示すケース(1)に相当する� ��この場合、時定数は最も大きくなるため、� ��ット線BLの電圧はなかなか下がらない。

 2つめのケースは、抵抗変化素子C1または� ��抗変化素子C2のいずれか1つが低抵抗状態(on� ��態)のときであり、図21に示すケース(2)に相� ��する。この場合、優先的に低抵抗状態の抵� ��変化素子から放電される。

 3つめのケースは、抵抗変化素子C1および� ��抗変化素子C2の両方が低抵抗状態(on状態)の� ��きであり、図21に示すケース(3)に相当する� �この場合、両方の素子から電流が放電され� �ため、最も速くビット線BLの電圧が低下する 。

 ここで、説明のために、抵抗変化素子C1� �C2のそれぞれについて、低抵抗状態を情報「 1」とし、高抵抗状態を情報「0」とする。ま� ��、2つの抵抗変化素子C1、C2による2ビットの� ��報を、「××」のように並べて表記する。

 図21の△で示した第1の指定時間でビット� ��BLの電圧をモニタする。電圧のモニタによ� �図15に示すケース(1)、(3)のいずれであるかが わかれば、2ビットの情報が情報「00」である か、情報「11」であるかが素早く判断できる� ��

 ここでは、上述した閾値電圧生成回路と� ��て、ケース(1)とケース(2)を区別するための� ��1の閾値電圧回路と、ケース(2)とケース(3)を 区別するための第2の閾値電圧回路をBLドライ バ/センス回路701に予め設けておく。また、� �1の指定時間をカウンタ回路に登録しておく� ��

 さらに、ケース(2)の場合において、2ビッ トの情報が情報「10」であるか、情報「01」� �あるかを判断する必要があれば、次のよう� �行う。図22は状態の異なる2つの抵抗変化素� �のそれぞれを調べるための方法を説明する� �めの図である。

 図21に示したように電位を設定して、MOS� �ランジスタTr1および抵抗変化素子C1、C2を動� ��させた後、図22に示すように、例えば、プ� �ート線ドライバ502がプレート線PL2をフロー� �ィングの状態にし、プレート線ドライバ501� �プレート線PL1に所定の電圧を印加する。図22 の△で示す第2の指定時間でビット線BLの電圧 をモニタする。このようにすることで、抵抗 変化素子C1が低抵抗状態であれば、図22に示� �ようにビット線BLの電圧が短時間で復旧する (図22のケース(2)-a)。この場合、2ビットの情� �は、情報「10」であることがわかる。

 一方、抵抗変化素子C1が高抵抗状態であ� �ば、ビット線BLの電圧は短時間では復旧せず 、ケース(2)-aの場合よりも復旧に時間がかか� ��(図22のケース(2)-b)。この場合、2ビットの情 報は、情報「01」であることがわかる。

 ここでは、上述した閾値電圧生成回路と� ��て、ケース(2)-aとケース(2)-bを区別するため の第3の閾値電圧回路をBLドライバ/センス回� �701に予め設けておく。また、第2の指定時間� ��カウンタ回路に登録しておく。

 このようにビット線BLの電圧の復旧速度� �違いを利用して、2ビットの情報が情報「10� �であるか、情報「01」であるかを判別するこ とができる。

 例えば、抵抗変化素子の低抵抗状態の抵� ��値を1kωとし、ビット線の容量を300fFとする� ��、RC積は300psecとなる。この場合、ビット線B Lのプリチャージが完了してから1nsec以下で抵 抗変化素子の状態を識別することが可能とな る。ケース(2)の場合で、プレート線の電圧切 り替えや回路の動作安定を考慮しても、10nsec 以下で2ビットの情報を読み出すことが可能� �なる。

 本実施形態の半導体記憶装置による情報� ��み出し方法では、2つの抵抗変化素子に書き 込まれた情報を高速に読み出すことが可能と なる。

 なお、本実施形態では、1つのMOSトランジ スタに2つの抵抗変化素子を接続する場合を� �明したが、プレート線間のショートを防げ� �ば、接続する抵抗変化素子が3つ以上であっ� ��もよい。その場合、追加されるプレート線� ��上層に設ければよい。

 また、本実施形態では、記憶素子と半導� ��基板に形成されたMOSトランジスタとでメモ� ��セルを構成する場合で説明したが、本実施� ��態の記憶素子を半導体以外の基板の上に設� ��てもよい。

 本発明の効果の一例として、記憶容量の� ��加に対して半導体記憶装置のチップ面積が� ��きくなることを抑制できる。

 以上、実施形態および実施例を参照して� ��願発明を説明したが、本願発明は上記実施� ��態および実施例に限定されるものではない� ��本願発明の構成や詳細には、本願発明のス� ��ープ内で当業者が理解し得る様々な変更を� ��ることができる。

 この出願は、2007年12月27日に出願された� �本出願の特願2007-336611の内容が全て取り込ま れており、この日本出願を基礎として優先権 を主張するものである。