(第一の実施の形態)
 図1は、本発明の第一の実施の形態のVCOを示 す。前記従来例と同一構成部分は同一符号を 付して説明する。

 このVCOの発振部2は、前記従来例と同一構 成である。発振部2の出力端子OUT1,OUT2には、� �の出力端子OUT1,OUT2から出力される出力信号� �周波数を調整するためのキャパシタアレイ11 が接続される。キャパシタアレイ11は、複数� ��スイッチング容量生成回路12a~12cで構成され 、各スイッチング容量生成回路12a~12cが前記� �力端子OUT1,OUT2に接続されている。

 各スイッチング容量生成回路12a~12cは、容量 値を除いて同一構成であるので、スイッチン グ容量生成回路12aについてその構成を説明す る。
 図2に示すように、スイッチング容量生成回 路12aはPチャネルMOSトランジスタT1,T2のソース が高電位電源VDDに接続される。前記トランジ スタT1のドレインは、抵抗R1を介してNチャネ� ��MOSトランジスタT3のドレインに接続され、� �のトランジスタT3のソースは電源Vssに接続さ れている。また、前記トランジスタT2のドレ� ��ンは、抵抗R2を介してNチャネルMOSトランジ� ��タT4のドレインに接続され、そのトランジ� �タT4のソースは電源Vssに接続されている。

 前記トランジスタT1,T2は、十分高いオン抵� �を得るために、狭いゲート幅と長いゲート� �に設定されている。
 抵抗R1,R2は、寄生容量の発生を抑制するべ� �、例えば最小値の配線幅に設定されたポリ� �リコンで形成されている。抵抗R1,R2の抵抗値 はトランジスタT1,T2のオン抵抗値より十分に� ��い抵抗値に設定されている。

 前記トランジスタT3,T4のドレイン間にはN� ��ャネルMOSトランジスタT5が接続されている� �そして、前記トランジスタT1~T5のゲートには 、制御信号Vcnt1が供給される。

 前記トランジスタT5は、そのオン抵抗を� �さくするべく、広いゲート幅と最短のゲー� �長に設定されている。トランジスタT3,T4は、 その寄生容量を小さくし、オン抵抗を高くす るために、最も狭いゲート幅と最短のゲート 長に設定されている。

 前記トランジスタT3のドレインは、容量C1 aを介して前記出力端子OUT1に接続され、前記� ��ランジスタT4のドレインは、容量C1bを介し� �前記出力端子OUT2に接続されている。容量C1a, C1bの容量値は同一である。

 前記スイッチング容量生成回路12b(図1)は� ��容量C2a,C2bの容量値を除いてスイッチング容 量生成回路12aと同一構成である。そして、容 量C2a,C2bの容量値は容量C1a,C1bの容量値の2倍に 設定されている。

 また、前記スイッチング容量生成回路12c( 図1)は、容量C4a,C4bの容量値を除いてスイッチ ング容量生成回路12aと同一構成である。そし て、容量C4a,C4bの容量値は容量C1a,C1bの容量値� ��4倍に設定されている。

 次に、上記のように構成されたスイッチン� ��容量生成回路12a~12cの動作を説明する。
 まず、スイッチング容量生成回路12aの動作� ��ついて説明すると、制御信号Vcnt1がHレベル� ��立ち上がると、トランジスタT3,T4,T5がオン� �れ、トランジスタT1,T2がオフされる。

 このときの等価回路を図3(a)に示す。同図 に示すように、トランジスタT5のドレイン端� ��及びソース端子はトランジスタT3,T4のオン� �抗Ron3,Ron4をそれぞれ介して電源Vssに接続さ� �る。そして、この状態で発振部2が発振動作� ��ると、オン状態にあるトランジスタT5が容� �C1a,C1bに対しスイッチ素子として作用して出� ��端子OUT1,OUT2に容量C1a,C1bが作用し、出力端子 OUT1,OUT2から出力される発振出力信号の周波数 が調整される。

 このとき、出力端子OUT1,OUT2の出力電圧は� ��発振出力信号に基づいて電圧が交互に高く� ��って、トランジスタT5が差動動作する状態� �なる。従って、図3(b)に示すように、トラン� ��スタT5のオン抵抗Ron5の中間点が仮想の電源V ssとなるため、発振部2の各出力端子OUT1,OUT2に 対し、トランジスタT5のオン抵抗はRon5/2とし� ��見える。

 従って、容量C1a,C1bを活性化するトランジ スタT5のオン抵抗Ron5に対し、各容量C1a,C1bあ� �りのトランジスタT5のオン抵抗が等価的にRon 5/2に設定される。つまり、図13の従来回路に� ��べてスイッチ素子のオン抵抗が実質的に1/2� ��低減される。また、トランジスタT3,T4のオ� �動作によりトランジスタT5のソース端子及び ドレイン端子の各々が電源Vssレベルにバイア スされるため、トランジスタT5が確実にオン� ��態となる。

 一方、制御信号Vcnt1がLレベルに立ち下が� ��と、トランジスタT1,T2がオンされ、トラン� �スタT3,T4,T5がオフされる。すると、図4に示� �ように、トランジスタT5のソース端子及びド レイン端子は、トランジスタT1,T2のオン抵抗R on1,Ron2と抵抗R1,R2をそれぞれ介して電源VDDに� �続される。

 この状態では、トランジスタT5のオフ動� �により、容量C1a,C1bは発振部2の出力端子OUT1,O UT2に作用しない。そして、トランジスタT5の� ��ース端子及びドレイン端子は、オン抵抗Ron1 ,Ron2と抵抗R1,R2を介して電源VDDにバイアスさ� �る。従って、トランジスタT5のソース端子及 びドレイン端子と基板との間には深い逆バイ アスがかけられる。この結果、トランジスタ T5のソース・ドレイン端子と基板との間の寄� ��容量Cpが小さくなる。

 また、トランジスタT5のソース・ドレイ� �端子が電源VDDレベルにバイアスされ、ゲー� �に供給される制御信号Vcnt1がLレベルである� �め、トランジスタT5は確実にオフされる。

 前記スイッチング容量生成回路12b,12cでは 、制御信号Vcnt2,Vcnt3によりスイッチング容量� ��成回路12aと同様に動作する。すなわち、制� ��信号Vcnt2がHレベルのとき、容量C2a,C2bが発振 部2の出力端子OUT1,OUT2に作用し、制御信号Vcnt2 がLレベルのとき、容量C2a,C2bは出力端子OUT1,OU T2に作用しない。また、制御信号Vcnt3がHレベ� ��のとき、容量C4a,C4bが発振部2の出力端子OUT1, OUT2に作用し、制御信号Vcnt3がLレベルのとき� �容量C4a,C4bは出力端子OUT1,OUT2に作用しない。� ��して、スイッチング容量生成回路12b,12cの各 トランジスタT1~T5の動作及び作用はスイッチ� ��グ容量生成回路12aと同様である。

 第一の実施の形態のスイッチング容量生成� ��路12a~12cを備えたVCOは、以下の利点を有する 。
(1)制御信号Vcnt1~Vcnt3により、各スイッチング� ��量生成回路12a~12cを活性化するか否かを選択 して、発振部2の出力端子OUT1,OUT2に作用する� �量値を変更することにより、発振部2の出力� ��号周波数を調整することができる。
(2)各スイッチング容量生成回路12a~12cのスイ� �チ素子であるトランジスタT5をオンさせて、 容量C1a,C1b,C2a,C2b,C4a,C4bを発振部2の出力端子OUT 1,OUT2に作用させるとき、トランジスタT5のオ� ��抵抗値を等価的に1/2に低減することができ� ��。従って、スイッチ素子(T5)のオン抵抗値を 実質的に下げることができるので、発振部2� �出力端子OUT1,OUT2に接続される容量を効率よ� �作用させて、クオリティファクタを向上さ� �ることができる。
(3)各スイッチング容量生成回路12a~12cのスイ� �チ素子であるトランジスタT5がオフされると き、トランジスタT5のソース端子及びドレイ� ��端子と基板との間の接合容量、即ち寄生容� ��が深い逆バイアス状態で形成される。従っ� ��、オフ状態にあるときのトランジスタT5の� �生容量を小さくして、トランジスタT5の導通 状態と不導通状態とで、出力端子に作用する 容量値の変化を大きくすることができる。
(4)発振部2の出力端子OUT1,OUT2に一対の容量を� �用させるか否かを一つのトランジスタT5で選 択することができる。更に、各スイッチング 容量生成回路12a~12cのトランジスタT1~T4は最小 のサイズに設定することができるので、キャ パシタアレイ11の回路面積を縮小することが� ��きる。

 (第二の実施の形態)
 図5~図11は、第二の実施の形態のスイッチン グ容量生成回路21を示す。この第二の実施の� ��態のスイッチング容量生成回路21では、前� �第一の実施の形態の各スイッチング容量生� �回路12a~12cのトランジスタT1,T2のオン抵抗を� �くするためにトランジスタT1,T2が前記制御信 号Vcnt1~Vcnt3とは異なる信号で制御される。

 更に、図5に示すスイッチング容量生成回 路21では、第一の実施の形態のスイッチング� ��量生成回路12a~12cから抵抗R1,R2が除去されて� ��る。前記第一の実施の形態と同一構成部分� ��、同一符号を付して説明する。

 トランジスタT3~T5のゲートには第一の実� �の形態と同様に制御信号Vcnt1が供給される。 トランジスタT1,T2のゲートには、制御電圧選� ��回路13から制御電圧Vcoが供給される。

 前記制御電圧選択回路13は、前記制御信� �Vcnt1に応答して、高電位電源VDDと、低電位電 源Vssと、前記トランジスタT1,T2のオン時にそ� ��らを高抵抗状態に維持するバイアス電圧V1� �のうちのいずれかを制御電圧Vcoとして選択� �る。

 図6は、前記制御電圧選択回路13の具体的� ��成を示す。第一のセレクタ回路14aには、電� ��VDDと前記バイアス電圧V1が供給される。バ� �アス電圧V1は、図9に示すように、電源VDDと� �源Vssの中間電位より僅かに高い電圧に設定� �れている。

 更に、前記第一のセレクタ回路14aには前� ��制御信号Vcnt1が第一選択信号として供給さ� �る。そして、第一のセレクタ回路14aは制御� �号Vcnt1がHレベルのとき、電源VDDレベルを有� �る電圧を出力信号S1として出力し、制御信号 Vcnt1がLレベルのとき、バイアス電圧V1を出力� ��号S1として出力する。

 第二のセレクタ回路14bには、前記第一の� ��レクタ回路14aの出力信号S1と電源Vssが供給� �れる。さらに第二のセレクタ回路14bには遷� �帰還信号発生回路15の出力信号S2が第二選択� ��号(遷移期間信号)として供給される。そし� �、第二のセレクタ回路14bは遷移帰還信号発� �回路15の出力信号S2がLレベルのとき、第一の セレクタ回路14aの出力信号S1を前記制御電圧V coとして出力し、遷移帰還信号発生回路15の� �力信号S2がHレベルのとき、電源Vssレベルを� �する電圧を制御電圧Vcoとして出力する。

 前記遷移帰還信号発生回路15には、制御� �号Vcnt1が供給される。そして、図9に示すよ� �に、遷移帰還信号発生回路15は、制御信号Vcn t1の立ち下りに応答して出力信号S2を立ち上� �、Hレベルの出力信号S2を遷移期間Twの間に限 り維持する。

 図7は、前記遷移帰還信号発生回路15の一� ��を示す。同図に示すように遷移帰還信号発� ��回路15は、制御信号Vcnt1の立下りに応答して 遷移期間Twの間出力信号S2をHレベルに維持す� ��単安定マルチバイブレータ16で構成するこ� �ができる。

 図8は、前記遷移帰還信号発生回路15の別� ��を示す。同図に示す回路15は、フリップフ� �ップ回路17のクロック端子CLKには制御信号Vcn t1が入力され、J入力端子及びK入力端子には� �源VDDが入力され、出力端子Qから前記出力信� ��S2が出力される。

 また、出力信号S2は遅延時間設定部18に供給 され、その遅延時間設定部18の出力信号が前� ��フリップフロップ回路17のクリア端子CLRに� �力される。
 前記遅延時間設定部18は、直列に接続され� �複数段のバッファ回路19とセレクタ20とで構� ��され、前記出力信号S2がバッファ回路19の初 段に供給され、各バッファ回路19の出力信号� ��セレクタ20に供給される。

 セレクタ20には選択信号S3が供給され、その 選択信号S3によりセレクタ20はバッファ回路19 のいずれか1つの出力信号を選択する。
 このような構成により、制御信号Vcnt1がHレ� ��ルからLレベルに立ち下がると、出力信号S2� ��LレベルからHレベルに立ち上がる。そして� �セレクタ回路20で選択されたバッファ回路19� ��出力信号がフリップフロップ回路17のクリ� �端子CLRに入力されると、出力信号S2がLレベ� �に立ち下がる。従って、遅延時間設定部18で 選択された遅延時間で出力信号S2の遷移期間T wが設定される。

 図10及び図11は、前記バイアス電圧V1を生� ��するバイアス電圧発生回路を示す。図10に� �すバイアス電圧発生回路22aは、PチャネルMOS� ��ランジスタT6のソースに電源VDDが供給され� �同トランジスタT6のゲート及びドレインと電 源Vssとの間に電流源23が接続される。そして� ��電流源23に流れるバイアス電流Ibに応じて前 記バイアス電圧V1が生成され、該バイアス電� ��V1がトランジスタT6のゲートから出力される 。

 前記制御電圧選択回路13でバイアス電圧V1 が制御信号Vcoとして選択されるとき、トラン ジスタT6のゲートが前記スイッチング容量生� ��回路21のトランジスタT1,T2のゲートに接続さ れる。

 すると、トランジスタT6とトランジスタT1 ,T2とがカレントミラー動作を行うので、バイ アス電流Ibを調整してバイアス電圧V1を調整� �ることにより、トランジスタT1,T2のオン抵抗 を所要の高抵抗に設定可能となる。

 図11に示すバイアス電圧発生回路22bは、� �記バイアス電圧発生回路22aの電流源23を抵抗 R3に置き換えたものである。抵抗R3の抵抗値� �調整することにより、トランジスタT1,T2のオ ン抵抗を所要の高抵抗に設定可能である。

 前記抵抗R3は、その精度を確保するため、� �るいは調整を容易に行うために、このVCOを� �載するチップ外の外付け抵抗としてもよい� �
 上記のような制御電圧選択回路13は、キャ� �シタアレイを構成する複数のスイッチング� �量生成回路21の各々に設けられる。

 次に、上記のように構成されたスイッチ� ��グ容量生成回路21の動作を図9に従って説明� ��る。制御信号Vcnt1がHレベルであるとき、ト� ��ンジスタT3~T5はオンされる。また、制御電� �選択回路13では、第一のセレクタ回路14aの出 力信号S1は電源VDDレベルに設定され、第二の� ��レクタ回路14bの出力信号S2は電源Vssレベル� �設定される。

 すると、第二のセレクタ回路14bから出力� ��れる制御電圧Vcoは電源VDDレベルに設定され� ��。従って、トランジスタT1,T2はオフされる� �め、第一の実施の形態と同様な動作となる� �

 制御信号Vcnt1がHレベルからLレベルに立ち 下がると、第一のセレクタ回路14aは出力信号 S1をバイアス電圧V1に設定する。また、遷移� �間信号発生回路15の出力信号S2は遷移期間Tw� �間Hレベルに維持され、その後Lレベルに立ち 下がる。

 すると、第二のセレクタ回路14bから出力さ� ��る制御電圧Vcoは、遷移期間Twで電源Vssレベ� �に維持され、その後バイアス電圧V1に設定さ れる。
 このような動作により、制御信号Vcnt1の立� �りによりトランジスタT3~T5はオフされ、トラ ンジスタT1,T2のゲートには遷移期間Twで電源Vs sレベルが供給される。従って、トランジス� �T1,T2のオン抵抗は小さく、トランジスタT5の� ��ース端子又はドレイン端子であるノードVa� �、電源Vssレベルから電源VDDレベルに速やか� �引き上げられる。

 そして、遷移期間Tw後はトランジスタT1,T2 のゲートにバイアス電圧V1が供給されて、ト� ��ンジスタT1,T2は高抵抗状態でオンされてい� �。この状態では、前記第一の実施の形態の� �イッチング容量生成回路12a~12cと同様に動作� ��る。

 また、制御信号Vcnt1が再度Hレベルになれば� ��トランジスタT1,T2がオフされ、トランジス� �T3~T5がオンされ、ノードVaは電源Vssレベルに� ��き下げられる。
 第二の実施の形態のスイッチング容量生成� ��路21は、第一の実施の形態で得られた(1)~(4)� ��利点に加えて、更に以下の利点を有する。
(5)スイッチング容量生成回路21のトランジス� ��T1,T2がオンされ、トランジスタT3~T5がオフさ れるとき、バイアス電圧V1によりトランジス� ��T1,T2は高抵抗状態でオンされている。従っ� �、第一の実施の形態のスイッチング容量生� �回路12a~12cで必要とした抵抗R1,R2を省略して� �回路面積を縮小することができる。
(6)制御信号Vcnt1がHレベルからLレベルに立ち� �がり、トランジスタT1,T2がオンされるととも にトランジスタT3~T5がオフされるとき、制御� ��圧Vcoが遷移期間Twで電源Vssレベルに維持さ� �る。従って、ノードVaを電源VDDレベルに速や かに引き上げて、トランジスタT5をオフさせ� ��ことができる。この結果、発振部2の出力端 子OUT1,OUT2に作用させる容量を速やかに切り替 えることができるので、発振部2の出力信号� �波数の切り替えを高速化することができる� �

 (第三の実施の形態)
 図12は第三の実施の形態を示す。この第三� �実施の形態は、LCバンドパスフィルターに前 記第一の実施の形態のキャパシタアレイ11を� ��続して、キャパシタアレイ11によりLC共振周 波数の中心周波数を調整するようにしたもの である。

 LCバンドパスフィルターのLC共振部24は公� ��の構成であり、負性抵抗発生部25はNチャネ� ��MOSトランジスタT7,T8とPチャネルMOSトランジ� ��タT9で構成される。

 前記トランジスタT7のゲートはトランジ� �タT8のドレインに接続され、前記トランジス タT8のゲートはトランジスタT7のドレインに� �続されている。前記トランジスタT7,T8のソー スと電源Vssとの間にトランジスタT9が介在さ� ��、そのトランジスタT9のゲートにチューニ� �グ電圧Vtuが入力される。

 前記トランジスタT7,T8のドレイン間には� �ンダクタンス26が接続され、そのインダクタ ンス26の中間点には電源VDDが供給されている� ��前記トランジスタT7のドレインにはPチャネ� ��MOSトランジスタT10のソースが接続され、前� ��トランジスタT8のドレインにはNチャネルMOS� ��ランジスタT11のドレインが接続される。そ� ��て、トランジスタT10のドレインとトランジ� ��タT11のソースは電流源27を介して電源Vssに� �続される。

 そして、トランジスタT10のゲートに入力� ��号Vipが入力され、トランジスタT11のゲート� ��入力信号Vinが入力される。入力信号Vip,Vinは 互いに相補な発振信号である。

 前記トランジスタT7,T8のドレインには前� �キャパシタアレイ11のスイッチング容量生成 回路12a~12cが接続されている。そして、トラ� �ジスタT7,T8のドレインから出力信号Von,Vopが� �力される。

 上記のように構成されたLCバンドパスフ� �ルターは、インダクタンス26とキャパシタア レイ11の容量値に応じたLC共振周波数により� �力信号Vip,Vinの周波数から所要の周波数を分� ��した出力信号Von,Vopを生成する。

 そして、制御信号Vcnt1~Vcnt3でキャパシタ� �レイ11のスイッチング容量生成回路12a~12cが� �ランジスタT7,T8のドレインに選択的に接続さ れることにより、LC共振周波数の中心周波数� ��調整される。

 また、チューニング電圧Vtuの調整により� ��出力信号Von,VopのQ(減衰率)を調整可能である 。そして、キャパシタアレイ11のクオリティ� ��ァクタを向上させることにより、チューニ� ��グ電圧Vtuを低下させた状態、すなわちトラ� ��ジスタT9のドレイン電流を少なくしながら� �出力信号Von,VopのQを向上させることができる 。

 上記各実施の形態は、以下の態様で実施し� ��もよい。
・図2に示すトランジスタT3,T4のいずれか一方 を省略し、トランジスタT5のソース端子及び� ��レイン端子を1つのNチャネルMOSトランジス� �を用いて低電位電源電圧にバイアスしても� �い。
・図2に示すトランジスタT1,T2のいずれか一方 を省略し、トランジスタT5のソース端子及び� ��レイン端子を1つのPチャネルMOSトランジス� �を用いて高電位電源電圧にバイアスしても� �い。この場合、図2に示す抵抗R1,R2も1つのみ� ��よい。
・図12に示す各スイッチング容量生成回路12a, 12b,12cを図5に示すスイッチング容量生成回路2 1,21,21に置き換えてもよい。