本发明涉及通讯领域，特别是一种用于全数字 接收机的收发符号同步方法 及装置。

背景技术

高速通信系统中应用到的高效数字调制信号对 相差的要求十分严格，这就 要求在接收调制过程中， 收发双方的相位误差控制在较小的范围内， 以保证解 调的灵敏度。

具体的， TETRA ( Trans European Trunked Radio, 泛欧集群无线电）协议 是一种广泛应用于集群通道的标准协议， 它采用调制方式 DQPSK ( Differential Quadrature Reference Phase Shift Keying , 四相相对相移键控）的调制方式； 为 了保证系统接收的灵敏度， TETR A协议中将符号的同步的误差规定为 -0.25symbol~+0.25symbol之内。

接收机的主要功能包括有载波同步和时钟同步 ；为了实现将符号的同步的 误差控制在 TETRA协议标准所规定的范围内， 现有技术中， 全数字接收机调 解用的本地采样时钟震荡于固定的频率，通过 将载波相位误差和位时钟误差的 计算、 最佳判决点值的估计、 符号的判决等， 全部由采样后的数字信号处理器 完成， 然后通过 NCO ( numerical controlled oscillator, 数字控制振荡器）进行 调整的技术方案，从而可以克服早期接收机反 馈控制模拟部件以及在高效传输 时锁相环设计困难的问题。

但是，发明人经过研究发现，现有技术中的全 数字接收机至少存在有如下 缺陷：

为了保证所有本地时钟的同步，现有技术中的 全数字接收机的所有时钟一 般需要从同一个时钟源引出； 但是在很多情况下， 系统中的基带处理芯片和 DSP(Digital Signal Processing, 数字信号处理)分别需要不同的时钟频率， 由于 从同一个时钟源引出分别需要不同的时钟频率 的基带处理芯片和 DSP需要价 格昂贵的专用晶振， 从而提高全数字接收机的成本。

发明内容

有鉴于此，本发明实施例提供了一种用于全数 字接收机的收发符号同步方 法及装置， 以实现降低全数字接收机的成本的目的。

本发明实施例的发明内容如下：

一种用于全数字接收机的收发符号同步方法， 包括：

当由第一时钟源提供时钟信号的数字信号处理 器 DSP,接收到由第二时钟 源提供时钟信号基带处理芯片发送的采样信号 后，测量本地采样符号与空口符 号之间的相位偏移， 获取相位偏移量；

根据所述相位偏移量调整数模 /模数转换器采样的采样时机；

在调整数模 /模数转换器采样的采样时机时，调整所述 DSP的收发数据接口 时钟， 使所述 DSP的收发数据与所述采样同步。

优选的，在本发明实施例中，所述获取相位偏 移量，具体包括：通过 Gardner 算法、 早 -迟门逻辑算法或定时数据辅助算法来测量本� �采样符号和空口符号 之间的相位偏移。

优选的， 在本发明实施例中， 所述调整所述 DSP的收发数据接口时钟， 使 所述 DSP的收发数据与所述采样同步， 包括：

停止所述 DSP的收发数据接口时钟，至所述采样开始时重 启所述收发数据 接口时钟。

优选的， 在本发明实施例中， 所述调整所述 DSP的收发数据接口时钟， 使 所述 DSP的收发数据与所述采样同步， 包括：

停止所述 DSP的收发数据接口时钟， 至所述 DSP收发数据时重启所述收发 数据接口时钟。

此外， 本发明实施例还提供了一种收发符号同步装置 ， 包括：

分别为基带处理芯片和 DSP设置的时钟源；

相位偏移量获取单元，用于当所述 DSP接收到基带处理芯片发送的采样信 号后， 测量本地采样符号与空口符号之间的相位偏移 ， 获取相位偏移量； 采样时机调整单元， 用于根据所述相位偏移量调整数模 /模数转换器采样 的采样时机；

同步单元， 用于在调整数模 /模数转换器采样的采样时机的同时， 调整所 述 DSP的收发数据接口时钟， 使所述 DSP的收发数据与所述采样同步。

优选的，在本发明实施例中， 所述基带处理芯片的时钟源为基带板上的外 围时钟电路。

优选的， 在本发明实施例中， 所述 DSP设置的时钟源为单独设置的晶振。 优选的， 在本发明实施例中， 所述晶振为 12MHz晶振。

优选的， 在本发明实施例中， 所述同步单元， 包括：

时钟调整模块， 用于停止所述 DSP的收发数据接口时钟， 至所述采样开始 时重启所述收发数据接口时钟。

优选的， 在本发明实施例中， 所述同步单元， 包括：

时钟启停模块， 用于停止所述 DSP的收发数据接口时钟， 至所述 DSP收 发数据时重启所述收发数据接口时钟。

通过上述技术方案可以看出，在本发明实施例 中，通过分别为基带处理芯 片和 DSP设置各自的时钟源， 并在调整数模 /模数转换器采样的采样时机的同 时， 调整 DSP的收发数据接口时钟， 使 DSP的收发数据与所述采样同步，， 从而可以通过普通的晶振或时钟振荡电路就可 以使全数字接收机正常的工作， 不必设有昂贵的专用晶振， 从而降低了全数字接收机的成本。

附图说明

图 1为本发明实施例中所述收发符号同步方法的� �程示意图；

图 2为本发明实施例中所述调整 DSP的收发数据接口时钟的启停时机示意 图；

图 3为本发明实施例中所述调整 DSP的收发数据接口时钟的又一启停时机 示意图；

图 4为本发明实施例中所述收发符号同步装置的� �构示意图。 具体实施方式

下面将结合本发明实施例中的附图，对本发明 实施例中的技术方案进行清 楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是 全部的实施例。基于本发明中的实施例， 本领域普通技术人员在没有做出创造 性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。

为了实现通过筒化全数字接收机的电路设计以 降低全数字接收机的成本 的目的， 本发明实施例提供了一种用于全数字接收机的 收发符号同步方法， 如 图 1所示， 包括步骤：

Sll、 当由第一时钟源提供时钟信号的数字信号处理 器 DSP, 接收到由第 二时钟源提供时钟信号基带处理芯片发送的采 样信号后，测量本地采样符号与 空口符号之间的相位偏移， 获取相位偏移量；

在现有技术中，为了实现从同一个时钟源引出 分别需要不同的时钟频率的 基带处理芯片和 DSP, 需要精度很高的专用晶振， 该晶振价格昂贵。 为了降低 成本， 在本发明实施例中， 分别对基带处理芯片和 DSP设有了专用的时钟源， 即， 作为 DSP时钟源的第一时钟源； 作为基带处理芯片时钟源的第二时钟源。 由于单独的 DSP时钟源和基带处理芯片时钟源只需要使用晶 振频率适应的通 用晶振即可， 所以有效地降低了全数字接收机的整体成本。

使用两种频率不同的时钟源时，如果对其中的 一个时钟源进行调整时，会 导致 DSP与接收采样芯片或者数模转换芯片间的数据 失步，进而导致符号同步 的失败。 为此在本发明实施例中， 所以还需要对本地采样符号和空口符号之间 存在的相位偏移进行调整； 在本发明实施例中， 首先需要获取相位偏移量。

具体的， 在符合 TETRA协议标准的全数字接收机中， 基带处理芯片一般 需要 18KHz的符号时钟， 为了节约成本， 在本发明实施例中， 通过的基带板上 的时钟频率为 9.216MHz的外围时钟电路经过分频即可得到。 也就是说， 基带 处理芯片的时钟源由基带板上的外围时钟电路 产生，该外围时钟电路的时钟频 率为 9.216ΜΗζ , 通过分频后即可得到近似 18KHz的符号时钟。

而对于 DSP, 其工作频率一般为 12MHz, 无法公用基带处理芯片的外围时 钟电路作为时钟源， 所以通过为 DSP单独的设置晶振作其时钟源。 由于此时只 需要单独的为频率为 12MHz的 DSP提供符号时钟， 所以， 通过设有通用 12MHz 的晶振即可实现。

全数字接收机的工作过程包括：

基带处理芯片中的 A/D转换器将基带模拟信号转换成数字采样信号 ， 由于 在 TETRA协议标准中， 空口符号的速率为 18K/S, 因此 A/D转换器所需的时钟 频率基准为 18KHz, 在本发明实施例中， 提供该时钟频率的时钟源为基带处理 芯片的外围时钟电路； 通过将时钟频率为 9.216MHz夕卜围时钟电路进行分频， 可以得到近似 18 KHz的符号时钟。

数字采样信号经过基带处理芯片中的增益调整 模块和基带成型滤波模块 处理后， 获得基带 DQPSK采样信号， 通过 DSP的数据外设接口， DSP可以获取 该 DQPSK采样信号， 然后， DSP可以进行解调判决以及信道解码等后续工作 。

由于本地采样符号和空口符号之间存在相位偏 移， 所以， 为了达到符号同 步的目的， 需要测量本地采样符号与空口符号之间的相位 偏移， 以获取相位偏 移量； 本地采样符号和空口符号之间的相位偏移的测 量可以有多种，在本发明 实施例中具体的， 可以通过 Gardner算、 法早 -迟门逻辑算法或定时数据辅助算 法来测量本地采样符号和空口符号之间的相位 偏移。

512、 根据所述相位偏移量调整数模 /模数转换器采样的采样时机； 在获取相位偏移量后，相位偏移量被反馈至基 带处理芯片，通过调整基带 处理芯片内的采样频率模块来微调 A/D转换器和 D/A转换器的采样时机， 从而 达到符号同步的目的。

513、 在调整数模 /模数转换器采样的采样时机的同时， 调整所述 DSP的收 发数据接口时钟， 使所述 DSP的收发数据与所述采样同步。

由于当对基带处理芯片的采样频率进行调整后 ， 因为 DSP和基带处理芯片 的基准时钟源不是同一个，所以通过数据外设 接口收发数据实现通信的基带处 理芯片和 DSP会失步， 从而导致符号同步失效。

为此， 在本发明实施例中， 在调整数模 /模数转换器采样的采样时机的同 时， 对 DSP收发数据的外设接口时钟进行同步调整， 以使 DSP的收发数据与采 样同步。 在实际应用中， 可以通过对 DSP的收发数据接口时钟的暂停设定的时 间后重启来实现 DSP的收发数据与采样同步。

进一步的， 如图 2所示， 在本发明实施例中， 调整 DSP的收发数据接口时 钟， 使 DSP的收发数据与采样同步， 具体可以包括：

停止 DSP的收发数据接口时钟， 至采样开始时重启收发数据接口时钟。 在调整数模 /模数转换器采样的采样时机的同时，暂停 DSP的收发数据接口 时钟， 当数模 /模数转换器采样的采样时机调整完毕并开始� �样时， 重启收发 数据接口时钟；这样， 由于 DSP的收发数据接口时钟根据调整数模 /模数转换器 采样的采样时机的调整做了同步的调整， 所以保持了采样与收发数据的同步， 从而避免了符号同步的失败。

此外， 如图 3所示， 在本发明实施例中， 调整 DSP的收发数据接口时钟， 使 DSP的收发数据与采样同步， 具体还可以包括：

停止 DSP的收发数据接口时钟， 至 DSP收发数据时重启收发数据接口时 钟。

在调整数模 /模数转换器采样的采样时机的同时，暂停 DSP的收发数据接口 时钟， 由于在没有数据收发时， 不会产生符号同步失败的问题， 所以 DSP的收 发数据接口时钟可以暂停至 DSP产生收发数据的时候， 即， 在 DSP产生收发数 据的时重启收发数据接口时钟。 同样， 这种方式也可以保持采样与收发数据的 同步， 从而避免了符号同步的失败。

综上所述， 在本发明实施例中， 通过分别为基带处理芯片和 DSP设置各 自的时钟源， 并在调整数模 /模数转换器采样的采样时机的同时， 调整 DSP的 收发数据接口时钟， 使 DSP的收发数据与所述采样同步， 从而避免了由于不 同的晶振源或时钟之间存有差异所造成的，在 工作过程中调整全数字接收机中 的特定时钟时， 会导致基带处理芯片和 DSP间的数据失步的问题。 综上所述， 在本发明实施例中，可以通过普通的晶振或时 钟振荡电路就可以使全数字接收 机正常的工作， 不必设有昂贵的专用晶振， 从而降低了全数字接收机的成本。 此外， 在本实施例中， 如图 4所示， 还提供了一种用于全数字接收机的收 发符号同步装置， 包括分别为基带处理芯片 1和 DSP2设置的时钟源、 相位偏 移量获取单元 3、 采样时机调整单元 4和同步单元 5; 时钟源包括第一时钟源 61和第二时钟源 62。

在符合 TETRA协议标准的全数字接收机中， 基带处理芯片 1需要 18KHz的 符号时钟， 为了节约成本， 在本发明实施例中， 可以通过的基带板上的时钟频 率为 9.216MHz的外围时钟电路经过分频即可得到。 也就是说， 基带处理芯片 1 的时钟源由基带板上的外围时钟电路产生， 该外围时钟电路的时钟频率为 9.216ΜΗζ , 通过分频后即可得到近似 18KHz的符号时钟。

而对于 DSP2, 其工作频率一般为 12MHz, 无法公用基带处理芯片 1的外围 时钟电路作为时钟源， 所以可以通过为 DSP2单独的设置晶振作其时钟源。 由 于此时只需要单独的为频率为 12MHz的 DSP提供符号时钟， 所以， 通过设有廉 价的通用 12MHz的晶振即可实现。

本发明实施例中， 分别为基带处理芯片 1和 DSP2设置各自的时钟源， 由于 不必像现有技术中那样， 为了同时作为基带处理芯片 1和 DSP2的时钟源， 需要 设有昂贵的专用晶振， 所以有效地降低了全数字接收机的成本。

相位偏移量获取单元 3用于当 DSP2接收到基带处理芯片 1发送的采样信号 后， 测量本地采样符号与空口符号之间的相位偏移 ， 获取相位偏移量；

全数字接收机的工作过程包括：

基带处理芯片 1中的 A/D转换器将基带模拟信号转换成数字采样信号 ， 由 于在 TETRA协议标准中， 空口符号的速率为 18K/S, 因此 A/D转换器所需的时 钟频率基准为 18KHz, 在本发明实施例中， 提供该时钟频率的时钟源为基带处 理芯片的外围时钟电路； 通过将时钟频率为 9.216MHz夕卜围时钟电路进行分频， 可以得到近似 18 KHz的符号时钟。

数字采样信号经过基带处理芯片 1中的增益调整模块和基带成型滤波模块 处理后， 获得基带 DQPSK采样信号， 通过 DSP的数据外设接口， DSP可以获取 该 DQPSK采样信号，然后， DSP2可以进行解调判决以及信道解码等后续工� �。 由于本地采样符号和空口符号之间存在相位偏 移， 所以， 为了达到符号同 步的目的， 需要测量本地采样符号与空口符号之间的相位 偏移， 以获取相位偏 移量； 具体的， 可以通过 Gardner算法、 早-迟门逻辑算法或定时数据辅助算法 来测量本地采样符号和空口符号之间的相位偏 移。

采样时机调整单元 4用于根据相位偏移量调整数模 /模数转换器采样的采 样时机；

在获取相位偏移量后， 相位偏移量被反馈至基带处理芯片 1 , 通过调整基 带处理芯片 1内的采样频率模块来微调 A/D转换器和 D/A转换器的采样时机，从 而达到符号同步的目的。

同步单元 5用于在调整数模 /模数转换器采样的采样时机的同时，调整 DSP2 的收发数据接口时钟， 使 DSP2的收发数据与采样同步。

由于当对基带处理芯片 1的采样频率进行调整后， 因为 DSP2和基带处理芯 片 1的基准时钟源不是同一个， 所以通过数据外设接口收发数据实现通信的基 带处理芯片 1和 DSP2会失步， 从而导致符号同步失效。

为此， 在本发明实施例中， 在调整数模 /模数转换器采样的采样时机的同 时， 对 DSP2收发数据的外设接口时钟进行同步调整， 以使 DSP2的收发数据与 采样同步。 在实际应用中， 可以通过对 DSP2的收发数据接口时钟的暂停设定 的时间后重启来实现 DSP2的收发数据与采样同步。

进一步的， 在本发明实施例中， 同步单元 5可以包括时钟调整模块， 时钟 调整模块用于停止 DSP2的收发数据接口时钟， 至采样开始时重启收发数据接 口时钟。

在调整数模 /模数转换器采样的采样时机的同时， 暂停 DSP2的收发数据接 口时钟， 当数模 /模数转换器采样的采样时机调整完毕并开始� �样时， 重启收 发数据接口时钟； 这样， 由于 DSP2的收发数据接口时钟根据调整数模 /模数转 换器采样的采样时机的调整做了同步的调整， 所以保持了采样与收发数据的同 步， 从而避免了符号同步的失败。

此外， 在本发明实施例中， 同步单元 5还可以是包括有时钟启停模块， 时 钟启停模块用于停止 DSP2的收发数据接口时钟， 至 DSP2收发数据时重启收发 数据接口时钟。

在调整数模 /模数转换器采样的采样时机的同时， 暂停 DSP2的收发数据接 口时钟， 由于在没有数据收发时， 不会产生符号同步失败的问题， 所以 DSP2 的收发数据接口时钟可以暂停至 DSP2产生收发数据的时候， 即， 在 DSP2产生 收发数据的时重启收发数据接口时钟。 同样， 这种方式也可以保持采样与收发 数据的同步， 从而避免了符号同步的失败。

对所公开的实施例的上述说明，使本领域专业 技术人员能够实现或使用本 发明。 对这些实施例的多种修改对本领域的专业技术 人员来说将是显而易见 的， 本文中所定义的一般原理可以在不脱离本发明 的精神或范围的情况下， 在 其它实施例中实现。 因此， 本发明将不会被限制于本文所示的这些实施例 ， 而 是要符合与本文所公开的原理和新颖特点相一 致的最宽的范围。