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Title:
SYNCHRONIZATION DEVICE AND SYNCHRONIZATION METHOD
Document Type and Number:
WIPO Patent Application WO/2009/069597
Kind Code:
A1
Abstract:
Both high speed and high reliability in synchronization with a clock signal are balanced. A synchronization device for inputting an asynchronous signal and a clock signal and outputting a synchronous signal synchronized with the clock signal. The synchronization device comprises a storage means for allowing a storage control signal to store the asynchronous signal, a signal comparison means for comparing the value of the output signal with the value of the asynchronous signal which are outputted from the storage means to output the compared result signal indicating whether or not they are equal, and a storage control means for generating thestorage control signal correspondingly to a change to one side in the compared result signal and changing the timing at which the storage control signal is generated according to the signal level of the clock signal, and outputs a synchronous signal on the basis of the output signal of the storage means.

Inventors:
TANAKA KATSUNORI (JP)
Application Number:
PCT/JP2008/071353
Publication Date:
June 04, 2009
Filing Date:
November 25, 2008
Export Citation:
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Assignee:
NEC CORP (JP)
TANAKA KATSUNORI (JP)
International Classes:
H03K3/356; H03K3/037; H03K5/00; H04L7/04
Foreign References:
JP2000232339A2000-08-22
JPH11340795A1999-12-10
Attorney, Agent or Firm:
KATO, Asamichi (20-12 Shin-Yokohama 3-chome Kohoku-ku, Yokohama-sh, Kanagawa 33, JP)
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Claims:
 非同期信号とクロック信号を入力し、該クロック信号に同期する同期信号を出力する同期化装置であって、
 記憶制御信号によって前記非同期信号を記憶する記憶手段と、
 前記記憶手段から出力される出力信号の値と前記非同期信号の値とを比較して等しいか否かを示す比較結果信号を出力する信号比較手段と、
 前記比較結果信号における一方への変化に対応して前記記憶制御信号を生成すると共に、前記記憶制御信号の生成タイミングを前記クロック信号の信号レベルに応じて変更する記憶制御手段と、
 を備え、
 前記記憶手段の出力信号を元に前記同期信号を出力することを特徴とする同期化装置。
 前記記憶制御手段は、前記比較結果信号が一致から不一致に変化した場合において、
  前記クロック信号が第1のレベルにある場合には前記記憶制御信号をアクティブとし、
  前記クロック信号が第2のレベルにある場合には前記クロック信号が前記第1のレベルに遷移したタイミングで前記記憶制御信号をアクティブとするように構成され、
 前記記憶手段は、
  前記記憶制御信号がアクティブの場合に前記非同期信号を前記出力信号として出力し、
  前記記憶制御信号がアクティブでなくなった場合には、アクティブの場合における前記非同期信号のレベルを保持するように構成されることを特徴とする請求項1に記載の同期化装置。
 前記記憶手段は、1つ以上のラッチ回路あるいはフリップ・フロップ回路で構成されることを特徴とする請求項1に記載の同期化装置。
 前記信号比較手段は、排他的論理和ゲートを含むことを特徴とする請求項1に記載の同期化装置。
 前記信号比較手段は、比較演算回路により構成されることを特徴とする請求項1に記載の同期化装置。
 前記記憶制御手段は、
  前記比較結果信号が不一致を示すと共に前記クロック信号が第1のレベルにある場合には前記記憶制御信号としてアクティブであることを示す論理値を出力し、
  前記比較結果信号が一致を示す場合には前記クロック信号のレベルに関わらず前記記憶制御信号としてアクティブでないことを示す論理値を出力し、
  前記比較結果信号が不一致を示すと共に前記クロック信号が第2のレベルにある場合には直前までに出力していた論理値を前記記憶制御信号として出力すると共に、直前までに出力していた論理値を保持する、
 非対称型C素子で構成されることを特徴とする請求項2に記載の同期化装置。
 前記非対称型C素子は、
  2入力論理和ゲートと2入力論理積ゲートを備え、
  前記論理和ゲートは、一方の入力を前記比較結果信号が与えられる前記非対称型C素子の一方の入力とし、他方の入力を前記論理積ゲートの出力に接続し、
  前記論理積ゲートは、一方の入力を前記クロック信号が与えられる前記非対称型C素子の他方の入力とし、他方の入力を前記論理和ゲートの出力に接続し、
  前記論理和ゲートの出力を前記記憶制御信号が出力される前記非対称型C素子の出力とするように構成されること特徴とする請求項6に記載の同期化装置。
 前記非対称型C素子は、
  第1、第2および第3のスイッチ素子と、記憶回路を備え、
  前記第1のスイッチ素子は、一端を接地し、他端を前記記憶回路の一端に接続し、制御端に前記比較結果信号を与え、
  前記第2のスイッチ素子は、一端を前記記憶回路の一端に接続し、他端を前記第3のスイッチ素子の一端に接続し、制御端に前記比較結果信号を与え、
  前記第3のスイッチ素子は、他端を正の電源に接続し、制御端に前記クロック信号を与え、
  前記記憶回路は、一端と他端とに相反する論理値を与えるように記憶すると共に、他端から前記記憶制御信号を出力するように構成されること特徴とする請求項6に記載の同期化装置。
 前記第1のスイッチング素子としてnMOSトランジスタを用い、
 前記第2、第3のスイッチング素子としてpMOSトランジスタを用い、
 前記記憶回路を、偶数個の否定ゲートを環状に接続する回路を用いて構成することを特徴とする請求項8に記載の同期化装置。
 非同期信号とクロック信号を入力し、出力信号を元に該クロック信号に同期する同期信号を出力する方法であって、
 前記出力信号の値と前記非同期信号の値とを比較して等しいか否かを示す比較結果信号を求めるステップと、
 前記比較結果信号における一方への変化に対応して記憶制御信号を生成すると共に、前記記憶制御信号の生成タイミングを前記クロック信号の信号レベルに応じて変更するステップと、
 前記記憶制御信号によって前記非同期信号を記憶するステップと、
 を含むことを特徴とする同期化方法。
 前記変更するステップにおいて、前記比較結果信号が一致から不一致に変化した場合、前記クロック信号が第1のレベルにある場合には前記記憶制御信号をアクティブとし、前記クロック信号が第2のレベルにある場合には前記クロック信号が前記第1のレベルに遷移したタイミングで前記記憶制御信号をアクティブとし、
 前記記憶するステップにおいて、前記記憶制御信号がアクティブの場合に前記非同期信号を前記出力信号として出力し、前記記憶制御信号がアクティブでなくなった場合には、アクティブの場合における前記非同期信号のレベルを保持することを特徴とする請求項10に記載の同期化方法。
Description:
同期化装置および同期化方法

[関連出願の記載]
 本発明は、日本国特許出願:特願2007-305967号( 2007年11月27日出願)の優先権主張に基づくもの であり、同出願の全記載内容は引用をもって 本書に組み込み記載されているものとする。

 本発明は、同期化装置および同期化方法 関し、特に非同期信号とクロック信号を入 し、クロック信号に同期する同期信号を出 する同期化装置および同期化方法に関する

 クロック信号に同期して動作する同期化 路は、このクロック信号とは無関係に生成 れた非同期信号を入力するとき、非同期信 をクロック信号に合わせて変化する同期信 に変換する必要がある。

 従来の同期化回路の一例を図8に示す。こ の同期化回路130は、フリップ・フロップ(FF)13 1、132を2段直列に接続した構成となっている 同期化回路130がこの構成をとっている理由 、クロック・エッジの前後でFFへの入力信 が変化した場合、そのFFの出力信号が高電圧 状態にも低電圧状態にも充分に振れない状態 が続くためである。この状態をメタ・ステー ブル状態という。メタ・ステーブル状態の信 号が同期化回路内へ伝播すると、同期式回路 が誤動作する虞がある。誤動作を防ぐため、 2段目のFF132を設けて、FF131がメタ・ステーブ 状態になっても、不正な出力信号が回路内 伝播させないように一時的に遮断する。

 同期化回路130の動作におけるタイミング ャートを図9に示す。FF131へ入力される非同 信号(FF131のD)がクロック・エッジt140の時点 低電圧状態から高電圧状態へ変化したとす 。このとき、FF131は出力信号が信号遷移t144 るいはt145に示すように高電圧状態にも低電 圧状態にも充分に振れないメタ・ステーブル 状態になる。

 FF132は、次のクロック・エッジt141までこ 不正な信号を同期化回路内部から遮断して く。クロック・エッジt141の時点でFF131の出 信号(Q)が信号遷移t144に示すように高電圧状 態になっていれば、同期化回路130は、クロッ ク・エッジt141の時点でこの非同期信号の同 化を完了する。また、FF131の出力信号が信号 遷移t145に示すように低電圧状態になってい ば、同期化回路130は、クロック・エッジt142 時点でこの非同期信号の同期化を完了する

 非同期信号を受信する同期化回路のクロ ク周波数が低い場合、一般に1段目のFFがメ ・ステーブル状態から脱するまでの時間が ロックサイクル時間の半分よりも短い確率 高い。そのため、1段目のFFに入力されるク ック入力端子に2段目のFFに入力されるクロ ク信号を反転させた信号を入力する構成(特 許文献1参照)をとっても、不正な信号の伝播 よる同期化回路の誤動作の確率を低く、言 換えれば、平均故障間隔時間を充分に長く ることができる。

 一方、非同期信号を受信する同期化回路 クロック周波数が高い場合、一般に1段目の FFがメタ・ステーブル状態から脱するまでの 間がクロックサイクル時間よりも短い確率 それほど高くない。したがって、2段目のFF 不正な信号を同期化回路内に伝播させて、 期化回路が誤動作してしまう確率がそれほ 低くならず、平均故障間隔時間が想定され 回路の使用期間(製品寿命)に比べて充分に くならない。そのため、クロック周波数が い場合、直列接続されるFFを3段以上にする 要がある。

 従来の同期化回路の一例が特許文献1に記 載されている。この同期化回路の構成を図10 示す。図10において、同期化回路150は、NAND ート151および152、SRラッチ153、NOTゲート154 よび155、立ち上がりエッジで記憶動作を行 Dフリップ・フロップ(DFF)156で構成され、以 のように動作する。

 クロック信号CLKがLOW(低電圧状態)である き、NOTゲート154によってクロック信号CLKが 転され、NANDゲート151および152のそれぞれの 方の入力端にHIGH(高電圧状態)の信号が入力 れる。NANDゲート151および152は、それぞれ非 同期入力信号Sinの否定およびSinの肯定を出力 する。このとき、SRラッチ153は、出力QがSinと 同じになるように状態遷移する。

 一方、クロック信号CLKがHIGHであるとき、 NOTゲート154によってクロック信号CLKが反転さ れ、NANDゲート151および152にLOWの信号が入力 れる。NANDゲート151および152は、ともにHIGHの 信号を出力する。このとき、SRラッチ153は、N ANDゲートの出力が変化する直前に出力してい た信号を保持する。すなわち、DFF156の入力信 号の遷移が起こるのは、クロック信号がLOWで あるときのみである。

 このように動作する同期化回路によれば クロック信号が立ち上がるときにはDFF156の 力信号の遷移が完了している。したがって DFF156がメタ・ステーブル状態に陥ることな 、非同期信号Sinが同期化回路150に到着した のクロック・エッジでSinの同期化を完了す 。

 なお、関連する技術として、特許文献2に 記載の半導体集積回路装置が知られている。 この半導体集積回路装置において、複数のフ リップフロップのいずれかにおいてデータの 転送が実行される場合(入力信号と出力信号 異なる場合)にのみ、クロック制御回路は、 ロック信号を複数のフリップフロップに供 する。従って、各フリップフロップのクロ ク入力端子につながる2つのドライバの動作 が抑制されると共に、その機能の実現に必要 なブロックの数の増加が抑制され、効率的に 消費電力を低減することが可能となる。

特開平5-191224号公報

特開2006-229745号公報

 なお、上記特許文献1及び2の全開示内容 その引用をもって本書に繰込み記載する。 下の分析は本発明において与えられる。

 第1の問題点は、従来の技術においては、 同期化回路内での不正な信号の発生の可能性 を排除できないことである。例えば、図8に す同期化回路130ではFF131でのタイミング違反 の可能性を完全に排除することができない。 また、図10に示す同期化回路150内のSRラッチ15 3は、S=R=1(HIGH)の入力が禁止されており、この 信号の組合せが入力される場合、出力信号が 発振してしまうことがある。

 第2の問題点は、同期化完了までの時間が かかることである。不正な信号が発生した場 合、不正な信号が正常な信号へと収束するま での時間、同期化回路は同期信号を出力でき ない。クロックの周波数が高いほど、不正な 信号の継続時間の期待値がクロック周期に対 して相対的に大きくなるため、同期化に要す る時間が顕在化する。

 本発明の目的は、高速性と高信頼性を両 することができる同期化装置および同期化 法を提供することにある。

 本発明の1つのアスペクト(側面)に係る同 化装置は、非同期信号とクロック信号を入 し、該クロック信号に同期する同期信号を 力する同期化装置であって、記憶制御信号 よって非同期信号を記憶する記憶手段と、 憶手段から出力される出力信号の値と非同 信号の値とを比較して等しいか否かを示す 較結果信号を出力する信号比較手段と、比 結果信号における一方への変化に対応して 憶制御信号を生成すると共に、記憶制御信 の生成タイミングをクロック信号の信号レ ルに応じて変更する記憶制御手段と、を備 、記憶手段の出力信号を元に同期信号を出 する。

 本発明の他のアスペクト(側面)に係る同 化方法は、非同期信号とクロック信号を入 し、出力信号を元に該クロック信号に同期 る同期信号を出力する方法であって、出力 号の値と非同期信号の値とを比較して等し か否かを示す比較結果信号を求めるステッ と、比較結果信号における一方への変化に 応して記憶制御信号を生成すると共に、記 制御信号の生成タイミングをクロック信号 信号レベルに応じて変更するステップと、 憶制御信号によって非同期信号を記憶する テップと、を含む。

 本発明によれば、クロック信号への同期 における高速性と高信頼性を両立すること できる。

本発明の実施例に係る同期化装置の構 を示す図である。 本発明の実施例に係る同期化装置の動 を表すフローチャートである。 本発明の実施例に係る同期化装置の回 図である。 本発明の実施例に係る非対称型C素子の 回路図および状態遷移表である。 本発明の実施例に係る同期化装置の第1 のタイミングチャートである。 本発明の実施例に係る同期化装置の第2 のタイミングチャートである。 本発明の実施例に係る非対称型C素子の 他の回路図である。 従来の同期化装置の回路図である。 従来の同期化装置の動作を表すタイミ グチャートである。 特許文献1に記載の同期化装置の回路 である。

符号の説明

10、60 同期化装置
11 信号比較手段
12 記憶制御手段
13 記憶手段
61 XNORゲート
62 非対称型C素子
63 Dラッチ
64、INV1、INV2 NOTゲート
65 フリップフロップ回路
71 ORゲート
72 ANDゲート
73 フィードバック・ループ
MN1 nMOSトランジスタ
MP1、MP2 pMOSトランジスタ

 本発明の実施形態に係る同期化装置は、 同期信号とクロック信号を入力し、同期信 を出力する回路であって、記憶手段と、記 手段からの出力信号の値と非同期信号の値 比較して等しいか否かを示す比較結果信号 出力する信号比較手段と、比較結果信号と ロック信号を待ち合せて直近のクロック・ ッジまでの時間に応じて記憶手段を制御す 記憶制御信号を生成する記憶制御手段と、 備える。

 本発明の同期化装置において、記憶手段 1つ以上のラッチあるいはフリップ・フロッ プで構成するようにしてもよい。

 本発明の同期化装置において、信号比較 段を排他的論理和ゲートあるいは排他的論 和の否定ゲートにより構成するようにして よい。

 本発明の同期化装置において、信号比較 段を比較演算回路により構成するようにし もよい。

 本発明の同期化装置において、記憶制御 段は、2入力および1出力を持ち、入力信号 双方の値が論理値0の場合に論理値0を出力し 、入力信号のうち一方の値が論理値1の場合 は他方の値に関わらず論理値1を出力し、入 信号のうち前者の値が論理値0で後者の値が 論理値1になる場合には直前までに出力して た値を保持する2入力非対称型C素子で構成す るようにしてもよい。

 本発明の同期化装置において、非対称型C 素子を、論理ゲートの組合せにより構成する ようにしてもよい。

 本発明の同期化装置において、非対称型C 素子を、2入力論理和ゲートと2入力論理積ゲ トを用いて、論理和ゲートの入力の一方を 該素子への入力と接続して他方を論理積ゲ トの出力と接続して、論理積ゲートの入力 一方を当該素子への入力と接続して他方を 理和ゲートの出力と接続して構成するよう してもよい。

 本発明の同期化装置において、非対称型C 素子を、3つの端子を持ち、1つの端子への入 信号が高電位である場合には、残り2つの端 子間の信号を通過させ、前者の端子への入力 信号が低電位である場合には、後者の2つの 子間の信号を遮断する第1のスイッチング素 と、3つの端子を持ち、1つの端子への入力 号が低電位である場合には、残り2つの端子 の信号を通過させ、前者の端子への入力信 が高電位である場合には、後者の2つの端子 間の信号を遮断する第2のスイッチング素子 、入力が電源あるいは接地に接続されてい ときは電源電圧あるいは接地電圧を出力し 入力が電源にも接地にも接続されていない きは出力信号を保持する記憶回路を用いて 成するようにしてもよい。

 本発明の同期化装置において、第1のスイ ッチング素子としてpMOSトランジスタを用い 第2のスイッチング素子としてnMOSトランジス タを用い、記憶回路を偶数個の否定ゲートを 環状に接続する回路を用いて構成するように してもよい。

 本発明の同期化装置は、信号比較手段と 記憶制御手段と、記憶手段とを備え、記憶 段に記憶されている信号と当該システムへ 力される非同期信号とを信号比較手段によ て比較し、非同期信号の状態遷移を検知し 比較結果信号を生成して、記憶制御手段に り当該システムへ入力されるクロック信号 比較結果信号を待ち合せることにより、直 のクロック・エッジまでクロック周期の半 以上の時間があれば即座に記憶制御信号を 成し、直近のクロック・エッジまでクロッ 周期の半分未満しかなければ当該エッジの に記憶制御信号を生成して、記憶制御信号 より記憶手段に非同期信号を記憶するよう 動作する。

 このような構成の同期化装置によれば、 憶手段により入力される非同期信号の状態 移を一時的に当該システムの出力から遮断 て、記憶制御手段によりクロック信号と比 結果信号の待ち合わせを行うことでクロッ ・エッジ近傍の時間帯を避けて記憶制御信 を出力して記憶手段に非同期信号を記憶さ ることにより、クロック・エッジ近傍の時 帯に当該システムの出力同期信号の状態を 移させることを避けることができる。

 また、入力非同期信号の検知から記憶手 への記憶制御信号入力までに、信号比較手 と記憶制御手段の遅延時間分だけ時間差を 保できるため記憶手段でのタイミング違反 よる不正な信号の発生を防ぐことができる ともに、禁止組合せのない待合せ手段で実 できる記憶制御手段を用いることにより不 な信号の発生を防ぐことができるため、高 信頼性を実現することができる。

 さらに、不正な信号が発生しないため、 正な信号が正常な信号へ収束するまでの時 的余裕を確保する必要がなくなり、高速性 実現することができる。

 また、本発明の同期化装置において、記 制御手段は、比較結果信号が一致から不一 に変化した場合において、クロック信号が 1のレベルにある場合には記憶制御信号をア クティブとし、クロック信号が第2のレベル ある場合にはクロック信号が第1のレベルに 移したタイミングで記憶制御信号をアクテ ブとするように構成され、記憶手段は、記 制御信号がアクティブの場合に非同期信号 出力信号として出力し、記憶制御信号がア ティブでなくなった場合には、アクティブ 場合における非同期信号のレベルを保持す ように構成されてもよい。

 本発明の同期化装置において、記憶手段 、1つ以上のラッチ回路あるいはフリップ・ フロップ回路で構成されてもよい。

 本発明の同期化装置において、信号比較 段は、排他的論理和ゲートを含んでもよい

 本発明の同期化装置において、信号比較 段は、比較演算回路により構成されてもよ 。

 本発明の同期化装置において、記憶制御 段は、比較結果信号が不一致を示すと共に ロック信号が第1のレベルにある場合には記 憶制御信号としてアクティブであることを示 す論理値を出力し、比較結果信号が一致を示 す場合にはクロック信号のレベルに関わらず 記憶制御信号としてアクティブでないことを 示す論理値を出力し、比較結果信号が不一致 を示すと共にクロック信号が第2のレベルに る場合には直前までに出力していた論理値 記憶制御信号として出力すると共に、直前 でに出力していた論理値を保持する、非対 型C素子で構成されてもよい。

 本発明の同期化装置において、非対称型C 素子は、2入力論理和ゲートと2入力論理積ゲ トを備え、論理和ゲートは、一方の入力を 較結果信号が与えられる非対称型C素子の一 方の入力とし、他方の入力を論理積ゲートの 出力に接続し、論理積ゲートは、一方の入力 をクロック信号が与えられる非対称型C素子 他方の入力とし、他方の入力を論理和ゲー の出力に接続し、論理和ゲートの出力を記 制御信号が出力される非対称型C素子の出力 するように構成されてもよい。

 本発明の同期化装置において、非対称型C 素子は、第1、第2および第3のスイッチ素子と 、記憶回路を備え、第1のスイッチ素子は、 端を接地し、他端を記憶回路の一端に接続 、制御端に比較結果信号を与え、第2のスイ チ素子は、一端を記憶回路の一端に接続し 他端を第3のスイッチ素子の一端に接続し、 制御端に比較結果信号を与え、第3のスイッ 素子は、他端を正の電源に接続し、制御端 クロック信号を与え、記憶回路は、一端と 端とに相反する論理値を与えるように記憶 ると共に、他端から記憶制御信号を出力す ように構成されてもよい。

 本発明の同期化装置において、第1のスイ ッチング素子としてnMOSトランジスタを用い 第2、第3のスイッチング素子としてpMOSトラ ジスタを用い、記憶回路を、偶数個の否定 ートを環状に接続する回路を用いて構成し もよい。

 本発明の第1の効果は、クロック・エッジ のタイミングを回避して、入力非同期信号の 変化を出力同期信号の変化として伝えること ができることにある。その理由は、記憶制御 手段がクロック信号と比較結果信号の待ち合 わせを行い、直近のクロック・エッジまでに 充分な時間があれば即座に入力非同期信号の 変化を出力同期信号の変化として伝えるため の記憶制御信号を生成し、直近のクロック・ エッジまでに充分な時間がなければさらに次 のクロック・エッジまで信号変化伝達を待機 させるよう記憶制御信号の生成を遅らせるた めである。

 第2の効果は、同期化装置内での不正な信 号の発生を抑制できることにある。その理由 は、信号比較手段、記憶制御手段および記憶 手段として仕様上の禁止入力組合せを持たな い構成要素を用いるとともに、非同期信号の 入力から記憶制御信号の生成までに信号比較 手段および記憶制御手段の遅延時間の時間差 を確保することによって記憶手段におけるタ イミング違反を回避するためである。

 第3の効果は、高速な同期化を実現できる ことにある。その理由は、禁止入力やタイミ ング違反による不正な信号の発生を防ぎ、不 正な信号が正常な信号へ収束するまでの時間 的余裕を確保することなく動作するためであ る。

 以下、実施例に即し、図面を参照して詳 に説明する。

 図1は、本発明の実施例に係る同期化装置 の構成を示す図である。図1において、同期 装置10は、信号比較手段11と、記憶制御手段1 2と、記憶手段13とを備える。

 信号比較手段11は、同期化装置10に入力さ れる非同期信号Dと記憶手段13から出力される 出力信号Qとを入力してDとQの値を比較し、比 較結果としてDとQの値が同一であるか否かを す比較結果信号Cmpを出力する。

 記憶制御手段12は、比較結果信号Cmpとク ック信号CLKを入力し、比較結果信号Cmpにお る一方への変化時において、クロック信号CL Kが第1のレベルにある場合には記憶制御信号G をアクティブとし、クロック信号CLKが第2の ベルにある場合にはクロック信号CLKが第1の ベルに遷移したタイミングで記憶制御信号G をアクティブとする。ここで、クロック信号 CLKがデューティ比50%であるとする。クロック 信号CLKの直近立ち上がりエッジまでクロック 周期の半分以上の時間がある場合、記憶手段 13に信号経路を開いて出力信号Qの値がDの値 同じにするよう動作させるための記憶制御 号Gを生成して出力する。また、クロック信 CLKの直近立ち上がりエッジまでクロック周 の半分未満の時間しかなければ、記憶手段1 3に信号経路を閉じて出力信号Qの値がDの値と 同じにするのを立ち上がりエッジの直後まで 遅らせてから記憶制御信号Gを生成して出力 る。

 記憶手段13は、非同期信号Dと記憶制御信 Gを入力し、記憶制御信号Gの値に応じて、 出力間の信号経路を開いて出力信号Qの値がD の値と同じになるように動作するか、入出力 間の信号経路を閉じて出力信号Qの値を保持 るように動作するかのいずれかを行う。す わち、記憶制御信号Gがアクティブの場合に 力信号Qとして非同期信号Dを出力し、憶制 信号Gがアクティブでなくなった場合には、 クティブの場合における非同期信号Dのレベ ルを保持するように構成される。

 次に、図1の構成図及び図2のフローチャ トを参照して同期化装置10の動作について説 明する。

 同期化装置10の内部において、比較結果 号Cmpは、「等値」あるいは「相違」のいず かに対応する値をとる。また、記憶制御信 Gは、「開」あるいは「閉」のいずれかに対 する値をとる。さらに、クロック信号CLKは 「HIGH」あるいは「LOW」のいずれかの値をと り、デューティ比が50%であるとする。尚、同 期化装置10により出力される出力信号Qは、ク ロック信号CLKの立ち上がりエッジでの信号遷 移が禁止されているものとする。

 同期化装置10の初期状態において、非同 信号Dと出力信号Qの値が等しく(D=Q)、比較結 信号Cmpの値が「等値」で、記憶制御信号Gの 値が「閉」である(図2のステップS20)。

 同期化装置10において、非同期信号Dの値 変化がない限りは(図2のステップS21のNo)、 ロック信号CLKの値にかかわらず初期状態が 持される。非同期信号Dの値に変化がありD≠ Qとなったとき(図2のステップS21のYes)、信号 較手段11は、DおよびQの値の比較を行い比較 果信号Cmpの値を「相違」に変化させる(図2 ステップS22)。

 記憶制御手段12は、比較結果信号Cmpの変 の時点でクロック信号CLKの値が「HIGH」であ ときは(図2のステップS23のYes)、直ちに記憶 御信号Gを「開」(アクティブ状態)に変化さ る(図2のステップS24)。比較結果信号Cmpの変 の時点でクロック信号CLKの値が「LOW」であ ときは(図2のステップS23のNo)、記憶制御信 Gの値を「閉」のまま保持して、クロック信 CLKの値が「HIGH」になるのを待つ。

 記憶制御信号Gの変化により、記憶手段13 、入出力間の信号経路を開いて、出力信号Q の値を非同期信号Dの値と同じになるように 化させる(図2のステップS25)。

 出力信号Qの変化により、信号比較手段11 、比較結果信号Cmpの値を「等値」に変化さ る(図2のステップS26)。

 比較結果信号Cmpの変化により、記憶制御 段12は、クロック信号CLKの値に関わらず、 憶制御信号Gの値を「閉」に変化させる(図2 ステップS27)。

 記憶制御信号Gの変化により、記憶手段13 、入出力間の信号経路を閉じて、出力信号Q の値を記憶して(図2のステップS28)、初期状態 に戻る(図2のステップS20)。

 同期化装置10は、入力される非同期信号D 値に変化があったときに、記憶手段13によ て非同期信号Dの変化を一時的に遮断してお 、非同期信号Dの変化を信号比較手段11で検 することで同期化を開始する。

 このときクロック信号CLKの値がHIGHであれ ば、次のクロックの立ち上がりエッジまでに クロックサイクルの半周期以上かつ1周期未 の時間があるため、記憶手段13に入出力間の 信号経路を開かせる。

 一方、クロック信号CLKの値がLOWであれば 次のクロックの立ち上がりエッジまでにク ックサイクルの半周期未満の時間しかない め、記憶制御手段12によってクロック信号CL Kの値がHIGHになるのを待たせて、クロック信 CLKの値がHIGHになったときに記憶手段13に入 力間の信号経路を開かせる。

 同期化装置10は、このように動作するこ で、クロック信号CLKの立ち上がりエッジの 後の時間帯に出力信号Qの値が変化すること 回避することができる。

 記憶制御手段12は、比較結果信号Cmpおよ クロック信号CLKの値の組合せのいずれに対 ても動作が定義されており禁止入力を持た い。また、非同期信号Dの値が変化してから 憶制御信号Gが生成されるまでに信号比較手 段11および記憶制御手段12の遅延時間がかか ため、記憶手段13の入力である非同期信号D よび記憶制御信号Gの間でタイミング違反が こることがない。したがって、同期化装置1 0は内部で不正な信号を発生させることなく 作することが可能である。

 さらに、同期化装置10は、クロック信号CL Kが高い周波数であっても、信頼性を損なう となく、同期化装置10へ入力される非同期信 号Dの変化が起こってから平均で1クロックサ クル後に同期化を完了させることが可能で る。

 次に、具体的な回路例およびタイミング ャートを用いて同期化装置の詳細について 明する。

 図3は、本発明の実施例に係る同期化装置 の回路図である。図3において、同期化装置60 は、XNORゲート(出力に論理否定の付いた排他 論理和回路)61、非対称型C素子62、Dラッチ63 NOTゲート(論理反転回路)64を備える。同期化 装置60は、信号比較手段11としてXNORゲート61 用い、記憶制御手段12として非対称型C素子62 およびNOTゲート64を用い、記憶手段13としてD ッチ63を用いる。NOTゲート64は、クロック信 号CLKを反転して、非対称型C素子62の一方の入 力端に与える。

 また、同期化装置60は、外部にフリップ ロップ回路65を備える。フリップフロップ回 路65は、同期化装置60の出力信号Qをクロック 号CLKの立ち上がりでラッチし、クロック信 CLKに同期化した出力信号Soutを出力する。

 尚、Dラッチ63は、記憶制御信号Gの値がLOW であるとき、出力信号Qの値を非同期信号Dの と同一とし、記憶制御信号Gの値がHIGHであ ときには、記憶制御信号Gの立ち上がりの時 での出力信号Qの信号状態を保持するように 動作する。

 以下、クロック信号CLKおよび記憶制御信 Gの値がHIGHである場合を論理値1と表記し、 号の値がLOWである場合を論理値0として表記 する。

 非対称型C素子62は、図4(A)に示されるよう に2入力のORゲート71および2入力のANDゲート72 フィードバック・ループ73とを備える。ORゲ ート71は、一方の入力端をAとし、他方の入力 端をANDゲート72の出力端と接続する。ANDゲー 72は、一方の入力端をBとし、他方の入力端 ORゲート71の出力端であるYと接続する(フィ ドバック・ループ73)。このような構成の非 称型C素子62において、図4(B)の動作表に示さ れるようにA、Bの論理値によってYの論理値が 決定される。ここで、A、B、Yには、比較結果 信号Cmp、クロック信号CLKの反転信号、記憶制 御信号Gがそれぞれ与えられる。

 なお、同期化装置60において、クロック 号CLKの入力から、非対称型C素子62およびDラ チ63を経由して、出力信号Qの出力までの信 遅延は、クロック信号CLKのサイクル時間の 分以下であるとする。

 同期化装置60は、図5および図6のタイミン グチャートに示されるように動作する。

 図5のタイミングチャートは、クロック信 号CLKが1のときに、非同期信号Dの値が変化し 場合の動作を示している。

 クロック・エッジt80からクロック・エッ t83の間に、非同期信号Dの値が0から1に変化 たとする。

 このとき、XNORゲート61は、比較結果信号C mpの値を1から0に変化させる(図2のステップS21 およびステップS22、図5の信号遷移t84)。

 比較結果信号Cmpの値が0になったとき、ク ロック信号CLKの値が1であるため、非対称型C 子62は、図4(B)の動作表に基づき(A=Cmp=0かつB= CLKの否定=0ならば、Y=G=0)、記憶制御信号Gの値 を1から0に変化させる(図2のステップS23およ ステップS24、図5の信号遷移t85)。

 記憶制御信号Gの値が0となったため、Dラ チ63は、入出力間の信号経路を開いて出力 号Qの値を1に変化させる(図2のステップS25、 5の信号遷移t86)。

 出力信号Qの値が1となり非同期信号Dの値 等しくなったため、XNORゲート61は、比較結 信号Cmpの値を0から1に変化させる(図2のステ ップS26、図5の信号遷移t87)。

 比較結果信号Cmpの値が1になったとき、非 対称型C素子62は、図4(B)の動作表に基づき(A=Cm p=1ならばY=G=1)、入力信号CLKの値に関わらず、 記憶制御信号Gの値を0から1に変化させる(図2 ステップS27、図5の信号遷移t88)。

 記憶制御信号Gの値が1となったため、Dラ チ63は、入出力間の信号経路を閉じて出力 号Qの値1を記憶して保持する(図2のステップS 28)。

 ここで、同期化装置60から出力される出 信号Qの値は、クロック信号CLKの立ち上がり ッジt81以前に変化している。したがって、 リップフロップ回路65は、出力信号Qを、ク ック信号CLKに同期してタイミングt81の時点 タイミング違反をおかすことなく取り込む とができる。

 図6のタイミングチャートは、クロック信 号が0のときに、非同期信号Dの値が変化した 合の動作を示している。

 クロック・エッジt93からクロック・エッ t91の間に、非同期信号Dの値が0から1に変化 たとする。

 このとき、XNORゲート61は、比較結果信号C mpの値を1から0に変化させる(図2のステップS21 およびステップS22、図6の信号遷移t94)。

 比較結果信号Cmpの値が0になったとき、ク ロック信号CLKの値が0であるため、非対称型C 子62は、図4(B)の動作表に基づき(A=Cmp=0かつB= CLKの否定=1ならば、Y=Gは前状態保持)、記憶制 御信号Gの値を1のまま保持する(図2のステッ S23およびステップS24)。

 その後、クロック信号CLKの値が1となった とき、記憶制御信号Gの値を1から0に変化させ る(図2のステップS23およびステップS24、図6の 信号遷移t95)。

 記憶制御信号Gの値が0となったため、Dラ チ63は、入出力間の信号経路を開いて出力 号Qの値を1に変化させる(図2のステップS25、 6の信号遷移t96)。

 出力信号Qの値が1となり非同期信号Dの値 等しくなったため、XNORゲート61は、比較結 信号Cmpの値を0から1に変化させる(図2のステ ップS26、図6の信号遷移t97)。

 比較結果信号Cmpの値が1になったとき、非 対称型C素子62は、図4(B)の動作表に基づき(A=Cm p=1ならばY=G=1)、クロック信号CLKの値に関わら ず、記憶制御信号Gの値を0から1に変化させる (図2のステップS27、図6の信号遷移t98)。

 記憶制御信号Gの値が1となったため、Dラ チ63は、入出力間の信号経路を閉じて出力 号Qの値1を記憶して保持する(図2のステップS 28)。

 ここで、同期化装置60から出力される出 信号Qの値は、クロック信号CLKの立ち上がり ッジt91以後で、かつ立ち上がりエッジt92以 に変化している。したがって、フリップフ ップ回路65は、出力信号Qを、クロック信号C LKに同期してタイミングt92の時点でタイミン 違反をおかすことなく取り込むことができ 。

 本実施例において、同期化装置60は、XNOR ート61、非対称型C素子62およびDラッチ63を いている。これらの構成要素における入力 号の組合せには、仕様上禁止されているも はない。Dラッチ63の入力である記憶制御信 Gは、XNORゲート61および非対称型C素子62によ てDラッチ63の入力である非同期信号Dから生 成されている。すなわち、非同期信号Dの変 は、記憶制御信号Gの変化に対して充分な時 差を持って先行している。したがって、Dラ ッチ63においてタイミング違反は発生せず、 期化装置60内で不正な信号を発生させない 果が得られる。

 また、非対称型C素子62を用いて、クロッ 信号CLKの値が1であって次のクロック信号CLK の立ち上がりエッジまでクロック信号CLKの半 周期以上の時間がある場合は、Dラッチ63に非 同期信号Dの変化を通過させる。一方、クロ ク信号CLKの値が0であって次の信号CLKの立ち がりエッジまでクロック信号CLKの半周期未 の時間しかない場合は、Dラッチ63において 同期信号Dの変化を一時的に遮断させる。同 期化装置60は、このように動作することで、 ロック・エッジの時点で非同期信号Dの変化 が出力信号Qの変化として出力されることを 避する。すなわち、出力信号Qを入力とする 期式回路内の素子でタイミング違反が起こ ことを防ぐ効果が得られる。

 さらに、クロック信号CLKの周波数に関わ ず、非同期信号Dの値の変化があった次の立 ち上がりエッジあるいはさらに次の立ち上が りエッジで同期化を完了するため、高速な同 期化を実現するという効果が得られる。

 本実施例の同期化装置60の他の構成例と ては、Dラッチ63を一つだけではなく複数用 る構成も可能である。この場合、図1の信号 較手段11は、XNORゲート61の代わりに、比較 算回路を用いる構成となる。

 本実施例の同期化装置60のさらに他の構 例としては、Dラッチ63の代わりにアナログ 号の信号伝達と遮断および記憶を行う記憶 子による構成も可能である。この場合、図1 信号比較手段11は、XNORゲート61の代わりに 同期化装置60へ入力される非同期アナログ信 号および同期化装置60より出力される同期ア ログ信号の比較を行うアナログ演算回路を いる構成となる。

 本実施例の同期化装置60のまたさらに他 構成例としては、Dラッチ63の代わりにエッ ・トリガ型のフリップ・フロップ(FF)を用い 構成が可能である。エッジ・トリガ型のフ ップ・フロップが立ち上がりエッジで駆動 れる素子であるならば、非対称型C素子62お びフリップ・フロップの間にNOTゲートを挿 する構成となる。この場合の動作は、図2の ステップS24において、エッジ・トリガ型のフ リップ・フロップを駆動させるエッジを生成 するように記憶制御信号Gを変化させる。ま 、ステップS25でエッジ・トリガ型のフリッ ・フロップが非同期信号Dの記憶を行う。さ に、ステップS27で単純に記憶制御信号Gを初 期状態に戻した後にステップS20へ戻るように 変更した動作となる。

 本実施例の同期化装置60における非対称 C素子62の他の構成例としては、図7に示され ような、pMOSトランジスタMP1、MP2、nMOSトラ ジスタMN1およびNOTゲートINV1、INV2による構成 が可能である。pMOSトランジスタMP1は、ソー を電源に接続し、ゲートをノードBに接続し ドレインをpMOSトランジスタMP2のソースに接 続する。pMOSトランジスタMP2は、ゲートをノ ドAに接続し、ドレインをnMOSトランジスタMN1 のドレインであるノードXに接続する。nMOSト ンジスタMN1は、ゲートをノードAに接続し、 ソースを接地する。NOTゲートINV1は、入力端 ノードXに接続し、出力端をノードYに接続す る。NOTゲートINV2は、入力端をノードYに接続 、出力端をノードXに接続する。

 なお、複数個のNOTゲートを用いて、ノー Xと出力Yの間のNOTゲートの個数を奇数とす ように構成してもよい。

 このような構成の非対称型C素子62におい も、図4(B)に示したと同様の状態遷移動作が なされる。

 なお、前述の特許文献等の各開示を、本 に引用をもって繰り込むものとする。本発 の全開示(請求の範囲を含む)の枠内におい 、さらにその基本的技術思想に基づいて、 施形態ないし実施例の変更・調整が可能で る。また、本発明の請求の範囲の枠内にお て種々の開示要素の多様な組合せないし選 が可能である。すなわち、本発明は、請求 範囲を含む全開示、技術的思想にしたがっ 当業者であればなし得るであろう各種変形 修正を含むことは勿論である。