一种测试基板及采用该测试基板制造的探针卡 技术领域 本发明涉及一种测试基板及采用该测试基板制 造的探针卡，具体是一种 在半导体制造业，用来对芯片进行检测的一种 测试基板及采用该测试基板制 造的探针卡， 属于电子测试技术领域。 背景技术 随着芯片制造工艺的不断进步， 芯片的体积不断减小同时运算速度不断 提高。 然而， 随着半导体制成工艺进入深纳米级， 芯片的性能己经无法像原 来那样继续提高， 主要受以下因素影响： （1) 芯片互连上的延迟己经取代器 件本身的延迟，成为提高芯片速率的最大障碍 ；（2)随着集成度的不断提高， 芯片中集成了更多数量的不同工艺的器件， 如数字逻辑器件、 模拟器件和射 频器件等， 芯片中器件数量的增加导致芯片的面积增大， 同时不同器件间的 连线也随之增加， 同时使芯片制造工艺的复杂度也不断增加， 严重影响进一 步提高芯片的集成度和运行速度。 为了延续摩尔定律， 产生了三维芯片的技 术思路。 三维芯片是指将未封装的晶片 10在垂直方向上进行堆叠， 并封装成一 颗完整的芯片。这些堆叠在一起的晶片 10通过一种叫做 "过硅穿孔" (Through Si l icon Via, 简称 TSV) 的技术来互相传递信号。 图 1a为两层晶片 10堆叠 在一起的立体图， 如图 1a所示， 第一层晶片 10的衬底 20被削薄后就可以 让待测触点 7， 在三维芯片中即为过硅穿孔穿透第一层晶片 10的衬底 20。 过硅穿孔与第二层晶片 10的晶片布线层 11连在一起， 起到了在晶片器件层 12传递信号（包括数据 /电源 /接地 /时钟信号）的作用。 图 1b中显示了三个 晶片 10， 通过粘合层 22粘结堆叠在一起的剖面图， 如图 1b所示， 每一层晶 片 10都通过待测触点 7， 即过硅穿孔和相邻晶片 10建立了信号联系。 通过 三维芯片的方式， 增大了芯片中器件的集成密度， 减少信号延迟， 降低芯片 功耗， 更重要的是， 不同工艺的芯片可以通过堆叠方式集成在一起 ， 减少了 多工艺芯片制造的成本和风险。 但是三维芯片在制造过程中引入的各种缺陷 导致三维芯片的良品率过低。 其中很重要的一个原因是晶片 10在堆叠封装 前没有进行检测， 而在晶片 10上形成过硅穿孔的工艺非常复杂， 很容易在 形成过硅穿孔时给晶片 10 带来缺陷导致晶片无法正常使用， 而将未经检测 的多片晶片 10进行堆叠封装后， 任何一个晶片 10发生故障， 都将导致整个 三维芯片无法使用， 这就导致了三维芯片的良品率过低。 为了解决这一难题， 业界和学术界提出了一种可以有效提高三维芯 片良 品率的方法， 即堆叠前测试。 其基本原理就是在堆叠封装前先对晶片 10进 行测试， 把有故障的晶片 10丢弃， 以保障进行堆叠封装的晶片 10都是无故 障的晶片， 提高三维芯片的良品率。 但是， 晶片 10在堆叠封装前只是一片 裸晶片， 其不具有任何可以外接测试工具的管脚， 因此如何将测试信号输入 到晶片 10上的器件中以及如何将测试信号从晶片 10上的器件中引出成为一 个难题。 现有的堆叠前测试方案主要分为两类：

(1) 正面探测， 如图 2a所示， 即测试探针 13不直接接触待测触点 7， 即过硅穿孔， 而是通过触碰晶片 10正面专门设计的测试衬垫 19来传递测试 信号。 正面探测的优点是不用磨薄晶片 10， 但缺点就是测试衬垫 19面积比 较大， 占用较多的片上面积， 增加了测试时间和成本， 而且过硅穿孔的另一 端埋在晶片衬底 20中，无法直接对过硅穿孔进行测试。为了解� ��这一问题， 有研宄人员设计出内建自检 （bui lt in self test) 结构对过硅穿孔进行测 试， 如 M. Cho， C. Liu, D. Kim, S. Lim, 和 S. Mukhopadhyay, 在 IEEE/ACM Int, Conf. (美国计算机学会 /电子和电气工程师协会国际学术会议） 以及 Computer- Aided Design, pp. 694-697， 2010. (2010 年计算机辅助设计 694 到 697 页） 发表的论文 "Design Method and Test Structure to Character i ze and Repair TSV Defect Induced Signal Degradation in 3D System" 就介绍了这样一种方案， 但这类方法需要为每个过硅穿孔设计对 应的自检结构电路。 目前三维芯片中往往有上千个过硅穿孔， 密度也在 10000/mm ² 上下， 因此这类方法会占用大量的芯片面积和布线资 源。而且自检 结构电路往往有很多模拟器件， 在数字器件中加入模拟器件， 不但极大的增 加了制造成本， 而且这些模拟器件非常容易受到周围数字电路 的干扰， 导致 较大的测试误差， 另外， 上述方法只提供了对过硅穿孔的测试， 而无法通过 过硅穿孔测试晶片 10上的电路。

(2) 背面探测， 如图 2b所示， 既测试探针 13直接接触晶片 10背面的 待测触点 7， 即过硅穿孔， 并经由过硅穿孔来传递测试信号。 背面探测虽然 没有正面探测方法所具有的那些缺点， 但它同样有很多不足。 首先测试探针 13的尺寸最小只能达到 35微米， 但目前过硅穿孔的尺寸最小己经达到 4. 4 微米以下。 显然， 这种巨大的差距造成了无法用测试探针 13准确探测过硅 穿孔， 如图 3所示， 由于测试探针 13和过硅穿孔之间巨大的尺寸差距， 一 个测试探针 13 同时覆盖多个过硅穿孔， 无法做到对单个过硅穿孔的直接探 测； 其次为了能够让过硅穿孔裸露， 晶片 10必须被削薄到 50微米左右的厚 度， 而另一方面， 必须给晶片 10施加足够的压力才能让测试探针 13和过硅 穿孔充分接触。 在这种压力下， 这个厚度的晶片 10 非常容易损坏。 而且削 薄后的晶片 10很容易弯曲及表面不平整， 这就使得某些测试探针 13无法与 过硅穿孔充分接触， 大大影响了测试信号的质量。 考虑到过硅穿孔和测试探针 13之间有如此大的尺寸差距， 现有技术又 提出一种允许每个测试探针 13接触多个过硅穿孔的方法， 如 B. No i a 和 K. Ghakrabarty于 201 1年在 Proc. I EEE I nternat i ona l Test Conference, pp. 1 -10 (美国电气电子工程师协会期刊第 1 -10 页） 发表的论文 " Pre-bond Prob i ng of TSVs i n 3D stacked I Cs "， 就公开了每个测试探针 13接触多 个待测触点 7， 即过硅穿孔的方案， 如图 4所示， 多个被同一个测试探针 13 探测的过硅穿孔有一端被短路在一起，形成一 个过硅穿孔网络（TSV _{g roup} )。 为了能够区别地测试每个过硅穿孔， 在过硅穿孔的另一端， 连接一个带开关 的测试触发器 23 (Gated Scan F l i p f l op ) , 所有这些带开关的测试触发器 23最终连成测试扫描链， 通过控制对应的触发器开关， 他们可以控制让测试 信号只通过网络中的某个选定的过硅穿孔， 通过测量过硅穿孔充放电的时间 估计其电阻 /电容值来确定是否有缺陷。 这一方法虽然间接地解决了对过硅 穿孔探测的难题， 但也有很多局限性， 首先， 由于使用了测试扫描链， 使这 种方法只能进行模块化测试， 即只能测试数字电路， 这一局限对于三维芯片 尤为致命， 因为三维芯片的一大优势就是在一个芯片中集 成多种不同工艺的 晶片 1 0 (包括模拟电路、 RF视频电路、 存储器等）。 这些非数字电路的晶片 1 0都无法使用上面提出的方法； 其次， 这种测试手段不可避免的需要改变原 始晶片内部的电路， 这种侵入式的设计方法在实际的生产中有很大 的局限性; 最后， 同一个网络中的过硅穿孔是无法同时并行测试 的， 比如， 如果每个测 试探针 1 3接触五个过硅穿孔， 那么就需要五个时钟周期来完成对所有的过 硅穿孔的测试。 所以， 实际上， 这个方法用了以时间换取空间的策略， 测试 完所有的过硅穿孔的话消耗的时间太长， 测试效率太低。 公开号为 CN 1 02478950 A， 发明名称为 "直接针测式的探针测试装置" 的专利文献， 公开了一种包括空间转换器的探针测试装置， 最下方为垂直式 探针组， 与待测装置接触， 上方连接空间转换器以及探针接口板等组件， 虽 然所述探针组包括多个垂直式探针， 相较于传统的探针卡， 尺寸有了明显的 缩小， 但采用现有的制作工艺探针无法做到与过硅穿 孔的尺寸相匹配（过硅 穿孔可达 4. 4微米以下， 而测试探针最小也只能达到 35微米）。 并且虽然通 过空间转换器提供了使布线空间从较小间距转 换成较大间距的接口， 但因空 间转换器是在电路板的尺寸量级上制作的， 因此通过垂直式探针和空间转换 器无法对微米级的过硅穿孔同时进行逐个检测 ， 不适于对三维芯片、 2. 5维 芯片的晶片进行堆叠前测试。 发明内容 本发明所要解决的技术问题是现有技术中芯片 测试装置尺寸过大，而构 成三维芯片中的晶片上的过硅穿孔尺寸小且排 列密度大，无法同时对过硅穿 孔逐个进行检测， 因而不适用于对三维芯片的晶片进行封装前的 检测，从而 提供一种能够同时对每个过硅穿孔进行检测， 适用于三维芯片的晶片封装前 的检测的一种测试基板及采用该测试基板制造 的探针卡。 为解决上述技术问题， 本发明是通过以下技术方案实现的： 本发明涉及一种测试基板， 用于对晶片进行堆叠前测试， 包括： 多个测试端微凸起， 按照与所述晶片底部的待测触点相同的布局排 列于 所述测试基板的基座的顶部表面， 且每一所述测试端微凸起与所述待测触点 的尺寸相匹配； 多个过基板穿孔， 其顶部通过顶层布线与所述测试端微凸起一一 对应连 接并电导通； 多个探测凸起， 排列于所述测试基板的基座的底部表面， 每一所述探测 凸起与每一所述过基板穿孔的底部对应电连接 ， 且每一所述探测凸起与每一 测试探针的尺寸相匹配。 所述测试端微凸起通过刻蚀技术在所述测试基 板的基座的顶部表面形 成。 作为一种可选的实施方式， 所述过基板穿孔按照与所述探测凸起相同的 布局进行排列。 作为另一种可选的实施方式， 所述测试基板的基座的底部设置有底层布 线， 所述过基板穿孔通过所述底层布线与所述探测 凸起一一对应连接并电导 通。 所述探测凸起按照与测试探针相同的布局设置 于所述测试基板的基座 的底部表面。 所述测试基板的基座的顶部表面覆盖一层弹性 胶层， 所述弹性胶层与所 述测试端微凸起与所述待测触点垂直对应的部 分电导通， 其余部分绝缘。 所述弹性胶层为异方性导电胶。 所述测试基板的基座由绝缘的硅材料或玻璃材 料制成。 所述过基板穿孔包括贯穿所述测试基板的基座 的通孔， 镀于所述通孔内 表面的绝缘材质及所述通孔内灌注的金属材料 。 所述待测触点为过硅穿孔或待测端微凸起； 所述待测端微凸起是通过刻蚀技术在所述晶片 的底部形成。 一种采用所述测试基板制造的探针卡， 通过去除探测凸起， 并在所述测 试基板的基座的底层增加布线， 将测试信号通过新增的布线传递到位于所述 测试基板的基座的顶部表面的每个测试端微凸 起， 并通过所述测试端微凸起， 传递到位于所述晶片底部的每个待测触点上， 并将测试后的信号输出， 对所 述晶片进行检测； 所述待测触点为过硅穿孔或待测端微凸起； 所述待测端微 凸起是通过刻蚀技术在所述晶片的底部形成。 本发明的上述技术方案相比现有技术具有以下 优点：

( 1 ) 本发明所述的测试基板， 包括多个测试端微凸起， 排列于所述测 试基板的基座的顶部表面， 按照与待测晶片底部的待测触点一一对应的位 置 进行布局； 多个过基板穿孔， 其顶部通过顶层布线与所述测试端微凸起一一 对应连接并电导通， 其底部与位于所述测试基板的基座的底部表面 的探测凸 起对应相连并电导通， 所述探测凸起与每一测试探针的尺寸相匹配， 从而建 立起位于待测晶片底部的待测触点与测试探针 间的一一对应的信号联系。 因 为待测触点， 比如过硅穿孔的间距很密， 密度在 10000/mm ² 上下， 过基板穿 孔的尺寸可以做的很大， 比如 1 00微米， 这种大尺寸的设计可以使过基板穿 孔的制造缺陷率几乎为零， 且过基板穿孔的间距也要远大于待测触点， 比如 过硅穿孔的间距。 通过这种布局， 可以将待测触点间较小的间距转换为过基 板穿孔间的较大的间距， 因为测试基板的缺陷率几乎为零， 因此， 可以通过 这种测试基板同时对待测触点 （比如过硅穿孔） 进行测试， 测试时， 测试探 针与探测凸起一一对应接触， 将测试信号通过探测凸起传送到过基板穿孔， 过基板穿孔通过顶层布线和测试端微凸起将测 试信号传送到待测晶片的待 测触点， 比如过硅穿孔上， 并通过待测晶片上的布线传递测试信号， 对整个 待测晶片进行检测， 筛除不合格的晶片， 因为所有经过检测的晶片均为合格 晶片， 从而提高了三维芯片或者 2. 5维芯片的良品率。 且因为所述待测触点 (比如过硅穿孔） 与测试端微凸起为一一对应关系， 所述测试端微凸起与过 基板穿孔为一一对应， 而所述过基板穿孔与探测凸起一一对应， 且所述探测 凸起的尺寸与测试探针尺寸相匹配， 因而所述测试探针就间接的相当于同时 对每一待测触点 （比如过硅穿孔） 进行检测， 缩短了检测时间， 减少了测量 误差。

( 2 ) 本发明所述的测试基板， 只要测试基板足够大， 就可以让所有的 信号同时进入所有的待测触点 （比如过硅穿孔）， 大大提高了测试带宽。

( 3 ) 本发明所述的测试基板， 由于所有的待测触点 （比如过硅穿孔）， 都可以同时被探测到， 因此本发明不需要在晶片内加入任何侵入式的 结构即 可进行测试，节省了布线资源，减少了线路间 的相互干扰，减小了测量误差。

( 4) 本发明所述的测试基板， 通过待测触点和待测晶片上的布线将测 试信号传送到待测晶片上的所有器件， 通过对待测晶片的所有输入输出的检 测， 对待测晶片进行功能性测试， 因此， 可以对数字电路、 模拟电路、 射频 电路等进行测试， 扩大了可测试范围。

( 5 ) 利用本发明所述的测试基板制作的探针卡， 通过去除探测凸起， 并在所述测试基板的基座的底层增加布线， 将测试信号通过新增的布线传递 到位于所述测试基板的基座的顶部表面的每个 测试端微凸起， 并通过所述测 试端微凸起， 传递到位于所述晶片底部的每个待测触点上， 并将测试后的信 号输出， 对所述晶片进行检测。 无需引入第三方测试探针即可对晶片进行检 测， 简化了测试设备。 附图说明 为了使本发明的内容更容易被清楚的理解， 下面结合附图， 对本发明 作进一步详细的说明， 其中， 图 1 a是三维芯片的立体结构示意图； 图 1 b是三维芯片的剖面图； 图 2a是背景技术中正面探测的示意图； 图 2b是背景技术中背面探测的示意图； 图 3是测试探针和过硅穿孔间尺寸比较的示意图� � 图 4是背景技术中对过硅穿孔网络进行检测的示� �图； 图 5是本发明所述测试基板的立体结构示意图； 图 6是本发明一实施方式所述测试基板的剖面示� �图； 图 7是本发明所述测试基板顶层布线示意图; 图 8是本发明所述测试基板底层布线示意图； 图 9a是测试基板每次粘连晶圆上的一块晶片进行� ��试的示意图； 图％是测试基板每次粘连晶圆上的多块晶片进 行测试的示意图； 图 1 0是测试基板测试晶圆时的立体图。 图中附图标记表示为： 1 -基座， 2- 测试端微凸起， 3-过基板穿孔 ， 4-探测凸起 ， 5-接触衬垫， 6- 弹性胶层， 7-待测触点， 8-顶层布线， 9-底 层布线， 1 0-晶片， 1 1 -晶片布线层， 1 2-晶片器件层， 1 3-测试探针， 14-顶 层布线水平导线层， 1 5-顶层布线垂直导线， 1 6-底层布线垂直导线， 1 7-底 层布线水平导线层， 1 8-晶圆， 19-测试衬垫， 20-衬底， 21 -托盘， 22-粘合 层， 23-带开关的测试触发器。 具体实施方式 下面将对本发明的实施方式进行详细说明。 实施例 1 本发明所述的测试基板， 用于对晶片 1 0进行堆叠前测试， 如图 5、 图 6 所示， 包括： 多个测试端微凸起 2，按照与所述晶片 1 0底部的待测触点 7相同的布局 排列于所述测试基板的基座 1的顶部表面， 且每一所述测试端微凸起 2与所 述待测触点 7的尺寸相匹配。 对于三维芯片来说， 所述待测触点 7为过硅穿孔， 过硅穿孔的制造工艺 为现有技术， 此不赘述； 所述测试端微凸起 2是通过刻蚀技术形成于所述测 试基板的基座 1 的顶部表面， 目前， 刻蚀技术己经达到 20纳米级， 因此， 所述测试端微凸起 2可以做到足够小， 比如 5-1 0微米， 因此测试端微凸起 2 的尺寸可以做成与微米级的过硅穿孔的尺寸相 匹配， 又因为多个测试端微凸 起 2是按照与所述晶片 1 0底部的过硅穿孔相同的布局排列于所述测试� �板 的基座 1 的顶部表面， 因此， 对晶片 1 0进行测试时， 所述测试端微凸起 2 与位于所述晶片 10底部的过硅穿孔是一一对应连接的。 多个过基板穿孔 3， 其顶部通过顶层布线 8与所述测试端微凸起 2—一 对应连接并电导通。 如图 7所示， 所述顶层布线 8有两层， 第一层在测试基 板的基座 1 的顶部表面， 上面布满了测试端微凸起 2， 用以与待测触点 7， 比如过硅穿孔一一对应连接， 充分接触并形成导电通路。 所述测试端微凸起 2通过顶层布线垂直导线 15连接到第二层顶层布线水平导线层 14中的金属 线。在第二层顶层布线水平导线层 14中， 金属线会将从每个测试端微凸起 2 连下来的顶层布线垂直导线 15连接到其对应的过基板穿孔 3 。 如此一来， 所有的测试端微凸起 2都会和各自对应的过基板穿孔 3相连并电导通。 在第 二层水平导线层中， 要使顶层布线垂直导线 15与过基板穿孔 3—一对应， 我们需要用到一些布线算法， 具体可参看申请号为 6150729， 发明名称为 " Routing Desnity Ehancement for Semi conductor BGA Package And Printed Wiring Boards"的美国专利申请。 但这些布线算法是公开的技术， 不属于本发明范畴， 此不赘述。 所述过基板穿孔 3， 是通过在测试基板的基座 1 中钻孔， 然后在该通孔 内表面镀上绝缘材质， 之后灌入金属 （铜或者其他金属材质） 形成。 由于灌 入的金属材质会从孔中流至基座 1 的表面， 因此需要腐蚀表面多余的金属。 到此为止， 过基板穿孔 3就基本成型了。 过基板穿孔 3的顶部和底部会刻蚀 金属线， 使它们与布线层中的金属线相连并电导通。 因此， 所述过基板穿孔 3包括贯穿所述测试基板的基座 1 的通孔， 镀于所述通孔内表面的绝缘材质 及所述通孔内灌注的金属材料。 所述过基板穿孔 3的尺寸可以做的很大， 比 如 100微米， 以目前的工艺， 大尺寸的过基板穿孔的良率己经非常高， 几乎 可以认为是零缺陷。 可见， 过基板穿孔的尺寸要比过硅穿孔的尺寸大很多 。 多个探测凸起 4， 排列于所述测试基板的基座 1 的底部表面， 做为可选 的实施方式， 所述探测凸起 4 可以选用 C4 (Control led Col lapse Chip

Connection) 凸起， 每一所述探测凸起 4与每一所述过基板穿孔 3的底部对 应电连接， 且每一所述探测凸起 4与每一测试探针 13的尺寸相匹配， 因此 每一测试探针 13可以与每一探测凸起 4紧密接触并通过与该探测凸起 4对 应的过基板穿孔 3、 顶层布线 8、 测试端微凸起 2， 建立起与对应的待测触点 7的信号联系，既实现了一个测试探针 13只对应一个待测触点 7并对其发送 测试信号进行检测 。 克服了现有技术的不足， 缩短了检测时间， 减少了测

作为一种可选的实施方式， 在不增加底层布线 9的情况下， 所述过基板 穿孔 3按照与所述探测凸起 4相同的布局进行排列，从而建立起测试探针 13、 探测凸起 4、 过基板穿孔 3、 顶层布线 8、 测试端微凸起 2、 待测触点 7比如 过硅穿孔间的信号联系。 作为另一种可选的实施方式， 所述测试基板的基座 1 的底部设置有底层 布线 9， 所述过基板穿孔 3通过所述底层布线 9与所述探测凸起 4一一对应 连接并电导通。 如图 8所示， 底层布线 9有两层： 第一层在测试基板的基座 1 的底部表面， 上面布满了探测凸起 4， 用于让测试探针 13探测。 所有的探 测凸起 4通过底层布线垂直导线 16连接到第二层底层布线水平导线层 17中 的金属线。 在第二层底层布线水平导线层 17 中， 金属线分别会将各自从探 测凸起 4连上来的底层布线垂直导线 16连接到对应的过基板穿孔 3的底部。 如此一来，所有的探测凸起 4都会和各自对应的过基板穿孔 3连接并电导通。 底层布线 9也需要用到一些布线算法， 具体可参照对顶层布线 8的描述， 此 不赘述。 作为一种改进， 所述测试基板的基座 1 的底部设置有与所述探测凸起 4 一一对应的接触衬垫 5，用于使探测凸起 4更好的与测试探针 13和过基板穿 孔 3接触， 提高信号传输质量。 所述接触衬垫 5可以通过焊接的方式与探测 凸起 4连接且在不增加底层布线 9的情况下， 所述接触衬垫 5直接将所述过 基板穿孔 3与所述探测凸起 4电导通， 此时所述过基板穿孔 3要按照与所述 探测凸起 4相同的布局进行排列， 因为所述接触衬垫 5是一一对应焊接于所 述探测凸起 4上的， 因此所述过基板穿孔 3的布局也与所述接触衬垫 5的布 局一致， 所述接触衬垫 5就可以直接将对应的所述过基板穿孔 3与所述探测 凸起 4电导通。 作为一种可选的实施方式， 所述测试基板的基座 1 的底部设置有与所述 探测凸起 4一一对应的接触衬垫 5， 所述接触衬垫 5可以通过焊接的方式与 探测凸起 4连接， 且所述接触衬垫 5通过底层布线 9将所述过基板穿孔 3与 所述探测凸起 4电导通。 作为一种优选的实施方式， 所述探测凸起 4按照与测试探针 1 3相同的 布局设置于所述测试基板的基座 1 的底部表面。 这样， 测试探针 1 3就可以 与所有的探测凸起 4一一对应接触， 就相当于可以同时对所有的待测触点 7 比如过硅穿孔进行检测， 大大缩短了对晶片 1 0 的检测时间， 也无需在晶片 1 0内加入任何侵入式的结构即可实现对待测触� � 7的直接探测。 作为一种改进，所述测试基板的基座 1的顶部表面覆盖一层弹性胶层 6， 所述弹性胶层 6与所述测试端微凸起 2与所述待测触点 7垂直对应的部分电 导通， 其余部分绝缘， 如图 6所示， 所述弹性胶层 6可以垂直电导通所述测 试端微凸起 2与所述待测触点 7。 所述弹性胶层 6可以选用异方性导电胶， 异方性导电胶的基本组成部分 为半凝固态的的黏性胶， 内含有微粒。 在一定温度下， 这些微粒受到挤压后 便会破裂， 多个微粒破裂后， 会释放导电粒子， 形成一个导电通道， 使挤压 这些微粒的两端形成导电通路。 具体使用时， 先在测试基板的基座 1的顶部 表面铺上一层异方性导电胶并适当加热， 使异方性导电胶能粘连在测试基板 上。 然后剥去异方性导电胶表层的隔膜， 利用载体设备将待测晶片置于该异 方性导电胶上， 并将所述晶片 1 0底部的待测触点 7与测试基板上的测试端 微凸起 2对齐。 最后， 向下挤压所述晶片 1 0并升高温度使所述晶片 1 0和测 试基板充分粘合。待测触点 7和测试端微凸起 2之间的微粒受到挤压后破裂， 释放出导电粒子， 在待测触点 7和测试端微凸起 2之间形成一个导电通道。 因为所述晶片 1 0表面和测试基板表面只有待测触点 7和测试端微凸起 2是 凸起的， 既只有待测触点 7和测试端微凸起 2间的微粒会受到挤压破裂并释 放导电粒子， 而其它部分的异方性导电胶中的微粒仍然保持 完整和游离状态， 不会释放导电粒子。 因此， 相邻待测触点 7间以及相邻测试端微凸起 2间不 会形成短路。 通过此种方式， 待测触点 7和测试端微凸起 2间无需直接接触即可形成 电导通， 不会损伤所述晶片 1 0; 测试完成后， 加热融化异方性导电胶， 即可 实现测试基板和所述晶片 1 0的分离， 比较容易剥离所述晶片 1 0; 由于异方 性导电胶具有良好的可塑性， 经过挤压之后， 可以使待测触点 7和测试端微 凸起 2充分接触， 保证了良好的信号质量。 作为可选的实施方式， 所述测试基板的基座 1 由绝缘的硅材料或玻璃材 料制成。 本实施例中， 所述待测触点 7， 既过硅穿孔， 可以通过所述晶片 1 0上的 晶片布线层 1 1将测试信号传送到所述晶片 1 0上的所有器件， 通过对所述晶 片 1 0的所有输入输出信号的检测， 对所述晶片 1 0进行功能性测试， 因此， 可以对数字电路、 模拟电路、 射频电路等进行测试。 本方案， 可以将待测触点 7， 比如过硅穿孔间较小的间距转换为过基板 穿孔 3间的较大的间距， 因为测试基板的缺陷率几乎为零， 因此， 可以通过 这种测试基板同时对待测触点 7 (比如过硅穿孔） 进行测试， 测试时， 测试 探针 1 3与探测凸起 4一一对应接触， 将测试信号通过探测凸起 4传送到过 基板穿孔 3， 过基板穿孔 3通过顶层布线 8和测试端微凸起 2将测试信号传 送到所述晶片 1 0的待测触点 7， 比如过硅穿孔上， 并通过所述晶片 1 0上的 晶片布线层 1 1传递测试信号，对整个晶片 1 0进行检测，筛除不合格的晶片， 因为所有经过检测的晶片均为合格晶片， 从而提高了三维芯片的良品率。 且 因为所述待测触点 （比如过硅穿孔） 与测试端微凸起 2为一一对应关系， 所 述测试端微凸起 2与过基板穿孔 3为一一对应， 而所述过基板穿孔 3与探测 凸起 4一一对应， 且所述探测凸起的尺寸与测试探针 1 3尺寸相匹配， 因而 所述测试探针 1 3就间接的相当于同时对每一待测触点 7 (比如过硅穿孔）进 行检测， 缩短了检测时间， 减少了测量误差。 实施例 2 因为 2. 5维芯片中的晶片 1 0无过硅穿孔， 在实施例 1 的基础上可以做 如下改动： 为了对构成 2. 5维芯片的晶片 1 0进行堆叠前测试， 作为一种可选的实 施方式， 可以在所述晶片 1 0底部通过刻蚀技术形成待测端微凸起作为测� � 信号的输入输出端口。 目前， 刻蚀技术己经达到 20纳米级， 因此， 所述待 测端微凸起可以做到足够小， 比如 5-1 0微米， 通过晶片布线层 1 1与晶片 1 0 上的各个器件建立信号联系。 因为位于所述测试基板的基底 1的顶部表面的测试端微凸起 2是按照与 所述晶片 1 0底部的待测触点 7， 即待测端微凸起的相同的布局进行排列， 因 此所述待测端微凸起与测试端微凸起 2之间可以建立一一对应的信号联系， 则所述待测端微凸起可以通过测试端微凸起 2、 顶层布线 8、 过基板穿孔 3、 探测凸起 4等， 建立与每一测试探针 1 3—一对应的信号联系 。 既每一测试 探针 1 3可以间接将测试信号传入与之对应的每一待� �端微凸起， 通过待测 端微凸起输入、 输出测试信号， 因所述待测端微凸起通过晶片布线层 1 1 与 晶片 1 0上的各个器件建立了信号联系， 因此可以对待测端微凸起和整个晶 片 1 0 的功能进行检测， 剔除有缺陷的晶片。 通过此种方式， 可以使被封装 的晶片都为合格晶片， 从而提高了 2. 5维芯片的良品率。 实施例 3 实施例 1、 实施例 2所述测试基板也可用于制造探针卡， 无需额外使用 测试探针 1 3间接传输测试信号给所述晶片 1 0上的待测触点 7 。实施方式如 下： 对于不含有接触衬垫 5的测试基板， 只需拆除位于所述测试基板的基座 1 的底部表面的探测凸起 4， 并在所述测试基板的基座 1 的底层增加布线， 并通过新增布线直接将来自自动测试机上的测 试信号传递到位于所述测试 基板的基座 1 的顶部表面的每个测试端微凸起 2， 并通过所述测试端微凸起 2， 传递到位于所述晶片 1 0底部的每个待测触点 7上， 并通过新增布线将测 试后的信号输出至自动测试机， 对所述晶片 1 0进行检测， 剔除不良晶片。 对于既含有接触衬垫 5， 又含有探测凸起 4的测试基板， 需要拆除所述 探测凸起 4及接触衬垫 5， 并在所述测试基板的基座 1 的底层增加布线， 并 通过新增布线直接将来自自动测试机上的测试 信号传递到位于所述测试基 板的基座 1的顶部表面的每个测试端微凸起 2，并通过所述测试端微凸起 2， 传递到位于所述晶片 1 0底部的每个待测触点 7上， 并通过新增布线将测试 后的信号输出至自动测试机， 对所述晶片 1 0进行检测， 剔除不良晶片。 所述待测触点 7为过硅穿孔或待测端微凸起； 所述待测端微凸起是通过 刻蚀技术在所述晶片 10的底部形成。 实施例 4 本方案除了可以用于一片晶片 10的堆叠前测试，也可以对多片晶片 10， 比如晶圆 18进行堆叠前测试。 如图 9a所示， 测试基板每次粘连一块晶圆 18上的晶片 10， 测试时， 测 试基板上的测试端微凸起 2与粘连的晶圆 18上的晶片 10的待测触点 7—一 对应相接， 测试基板上的探测凸起 4与每一测试探针 13—一对应相接， 所 述测试探针 13从自动测试机引入测试信号。 因为所述测试基板上的测试端 微凸起 2是按照与位于所述晶圆 18的晶片 10上的待测触点 7的布局进行排 列的， 所以， 相当于间接建立了每一测试探针 13与晶圆 18上的晶片 10的 每一待测触点 7间一一对应的信号联系， 从而可以逐次对晶圆 18上的所有 晶片 10进行检测， 将不良的晶片剔除， 提高生产出来的晶片的良品率。 如图％所示， 也可以制作更大的测试基板， 使其可以同时粘连多个位 于晶圆 18上的晶片 10， 利用测试探针 13对多个晶片 10同时进行检测， 提 高检测速度。 如图 10所示， 只要测试基板足够大， 我们就可以在其上设置足够多的 测试端微凸起 2， 过基板穿孔 3和探测凸起 4， 使所有的探测触点 7， 比如过 硅穿孔或者待测端微凸起都能被测试探针 13同时探测。 显然， 上述实施例仅仅是为清楚地说明所作的举例， 而并非对实施方式 的限定。 对于所属领域的普通技术人员来说， 在上述说明的基础上还可以做 出其它不同形式的变化或变动。 这里无需也无法对所有的实施方式予以穷举。 而由此所引伸出的显而易见的变化或变动仍处 于本发明创造的保护范围之 中。