Zeit-Amplituden-Konverter-Bauelement

Beschreibung

Gebiet der Erfindung

Die Erfindung betrifft ein Zeit-Amplituden-Konverter- Bauelement im Allgemeinen und ein solches bei welchem über ein Widerstandsnetzwerk entlang einer Verzögerungskette ein Kondensator geladen wird im Besonderen.

Hintergrund der Erfindung

Im Bereich der Teilchenphysik ist es an verschiedenen Stellen notwendig, Zeitdifferenzen mit extrem hoher Auflösung zu messen, um z.B. Geschwindigkeiten von Elementarteilchen mit hoher Genauigkeit zu bestimmen. Z.B. wird in Flugzeitmessungen - sogenannte time-of-flight (TOF) Experimente - die Zeitdauer zwischen der Entstehung eines Teilchens und seinem Auftreffen auf einem schnellen zeitauflösenden Detektor bestimmt. Hierbei wird ein sogenanntes Start-Signal, z.B. durch einen weiteren zeitauflösenden Detektor erzeugt. Der erstgenannte Detektor erzeugt ebenfalls ein Signal, welches als Stopp-Signal verwendet wird. Ein Zeitmesser misst die Zeitdifferenz zwischen den beiden Signalen, und aus der Zeitdifferenz kann zum Teil unter Zuhilfenahme weiterer Messdaten z.B. die Geschwindigkeit des Teilchens gemessen werden. Eine solche Messung wird in der Fachwelt als Koinzidenzmessung bezeichnet. Häufig wird der Zeitmesser auch mit einem

Detektorsignal gestartet und mit einem Maschinentakt, z.B.

bei einem im Pulsbetrieb arbeitetenden Teichenbeschleuniger gestoppt. Dass hierbei die inverse Flugzeit gemessen wird, ist nicht weiter störend.

Typischerweise werden die Detektorsignale einer Mehrzahl von Verarbeitungsschritten unterzogen, um ein präzises Signaltiming zu erhalten. Ein Beispiel für ^olch einen Verarbeitungsschritt ist die Verwendung von Verstärkern und Diskriminatoren. Letztere geben ein Normsignal aus, welches in genauer zeitlicher Beziehung zu dem entsprechenden Detektorsignal steht. Derartige Messverfahren, Koinzidenzmessungen und Signalverarbeitung sind dem Fachmann hinlänglich bekannt.

Als Zeitmesser werden typischerweise Zeit-Amplituden- Konverter (engl, time-to-amplitude-converter, kurz TAC) oder Zeit-Digital-Konverter (engl, time-to-digital- converter, kurz TDC) verwendet. Beide messen die Zeitdifferenz zwischen dem Start-Signal und dem Stopp- Signal, welche in das jeweilige Gerät eingespeist werden.

Ein TAC besitzt also typischerweise einen Start-Eingang und einen Stopp-Eingang auf welche jeweils ein Normsignal gegeben wird. Bei einem TAC wird dann die Zeitdifferenz zwischen dem Eintreffen des Start-Signal und des Stopp- Signals in ein analoges Spannungssignal gewandelt, dessen Signalhöhe typischerweise proportional zu der Zeitdifferenz ist. Dieses Analogsignal kann dann entweder analog weiterbearbeitet oder z.B. mittels eines nachgeschalteten Analog-Digital-Wandlers (ADC) digitalisiert werden. Bei einem TDC hingegen wird die Zeitdifferenz direkt digitalisiert, z.B. um unmittelbar von einem Computer ausgelesen und weiterverarbeitet zu werden, d.h. bei einem TDC wird nicht über ein analoges Signal gearbeitet.

Ein Beispiel für die Anwendung von Zeit-Amplituden- Konvertern ist die Teilchenidentifikation am geplanten CBM- (Compressed Baryonic Matter) Detektor im Rahmen des FAIR- (Facility for Antiproton and Ion Research) Projektes bei der Anmelderin. Je nach Experiment können über die Flugzeit Informationen über die Teilchen, z.B. derert^Masse, Masse/Ladungs-Verhältnis, Geschwindigkeit etc. bestimmt werden. Bei diesen Experimenten ist zumeist eine extrem hochauflösende Zeitmessung mit einer Genauigkeit im Bereich weit unterhalb einer Nano-Sekunde erforderlich.

Ein schon früher bei der Anmelderin entwickelter Zeit- Amplituden-Konverter ist in der Patentschrift DE 195 33 414 Cl beschrieben. Fig. 1 zeigt ein

Blockschaltbild eines derartigen Konverter, der auf einer Verzögerungskette aus CMOS-Inverterpaaren beruht, die über ein Widerstandsnetzwerk einen Kondensator laden. Beim Eintreffen eines Start-Signals wird ein Signal durch die Verzögerungskette geschickt. über eine parallele Anordnung von Tri-State-Treibern und das Widerstandsnetzwerk wird der Kondensator so geladen, dass die Kondensatorspannung linear mit der Zeit ansteigt. Die verwendeten Tri-State-Treiber sind grundsätzlich z.B. aus N. H. E. Weste, K. Eshraghian: Principles of CMOS VLSI Design, Addison-Wesley, 1994

(Seite 91) oder R. J. Baker, H.W. Li, D. E. Boyce : CMOS Circuit Design, Layout, and Simulation (Seite 226) bekannt, auf welche hiermit Bezug genommen und deren Inhalt durch Referenz zum Gegenstand der vorliegenden Offenbarung gemacht wird. Sobald das Halt-Signal {Stopp) eintrifft,

^' trennen die Tri-State-Treiber das Widerstandsnetzwerk von der Verzögerungskette und das Rampensignal bleibt auf einem festen Spannungswert U, der proportional zum Zeitintervall zwischen dem Eintreffen von Start-Signal und Stopp-Signal ist. Nachdem der Analogwert U ausgelesen wurde, kann der

Wandler mit einem Reset-Signal an einem Reset-Eingang zurück gesetzt werden.

Bezüglich weiterer Details eines solchen Zeit-Amplituden- Konverters wird auf die DE 195 33 414 Cl verwiesen, welche hiermit durch Referenz zum Gegenstand der vorliegenden Offenbarung gemacht wird. \

Aus H. Correia et. al : Delay, A 4 Channel 1/2 ns programmable delay line chip manual, Version 1.1 CERN, Mai 2005 ist bekannt, eine Verzögerungskette als solche an einem DLL anzukoppeln. Dieser Chip dient jedoch lediglich einer definierten Signalverzögerung.

Allgemeine Beschreibung der Erfindung

TAC-Bauelemente haben sich grundsätzlich bewährt. Es hat sich aber herausgestellt, dass für die extremen Anforderungen, welche die Erfinder an die Genauigkeit und Reproduzierbarkeit stellen, noch weiterer Verbesserungsbedarf besteht. Insbesondere hat sich nämlich herausgestellt, dass die Verzögerungszeit der Verzögerungselemente temperaturabhängigen Schwankungen unterliegt. Ferner hat sich herausgestellt, dass die Bauelemente auch prozess- oder chargenabhängigen Toleranzen unterliegen. D.h. so lange zwei TAC-Bauelemente auf demselben Wafer hergestellt werden, sind die Schwankungen relativ gering. Vergleicht man jedoch zwei TAC-Bausteine von unterschiedlichen Wafern, haben diese in nachteiliger Weise unterschiedliche Verzögerungszeiten, was zu einer Verschlechterung der Zeit-Auflösung des Konverter s führt, wenn nicht adäquate Gegenmaßnahmen getroffen werden.

Daher wurden bish-or- Kalibrationsdaten aufgenommen, um diese Abhängigkeiten berücksichtigen zu können, d.h. die Wandler wurden insbesondere bisher zumindest stets auf die

jeweilige Umgebungstemperatur kalibriert. Dies funktioniert zwar, ist aber umständlich und setzt eine konstante Temperatur über den Zeitraum der Messung voraus.

Die Erfindung hat sich daher die Aufgabe gestellt, ein Zeit-Amplituden-Konverter-Bauelement bereit zu stellen, welches eine hohe Messgenauigkeit und Repröduzierbarkeit besitzt .

Eine spezifischere Aufgabe der Erfindung ist es, ein Zeit- Amplituden-Konverter-Bauelement bereit zu stellen, das einfach zu handhaben ist, und ggfs. ohne Kalibrierung bei dennoch hoher Präzision verwendet werden kann.

Die Aufgabe der Erfindung wird durch den Gegenstand des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen definiert.

Erfindungsgemäß wird ein Zeit-Amplituden-Konverter- Bauelement in integrierter Bauweise zur Messung einer

Zeitdifferenz zwischen einem Start-Signal und einem Stopp- Signal, bereit gestellt. Das Bauelement umfasst zumindest eine erste Zeit-Amplituden-Konverter-Schaltung wie in der Einleitung beschrieben. Demnach umfasst die Zeit- Amplituden-Konverter-Schaltung eine Verzögerungskette aus einer Vielzahl von m Stück gleichartigen

Verzögerungselementen jeweils mit einer Verzögerungszeit Tdeir so dass die Gesamtverzögerung der Verzögerungskette m*Tdei entspricht. Die Verzögerungskette ist an eine Steuereinrichtung angeschlossen in welche die Start- Signale, die Stopp-Signale und Reset-Signale eingespeist werden und welche beim Eintreffen des Start-Signals ein Laufsignai auf die- Vcrzögerυngskette schickt.

Die Zeit-Amplituden-Konverter-Schaltung umfasst ferner eine Vielzahl von m gleichartigen Tri-State-Treibern (Drei- Zustands-Logikbausteinen) , wobei jeweils ein Tri-State- Treiber mit einem Ausgang eines Verzögerungselementes in der Verzögerungskette verbunden ist. Ferner sind die Tri- State-Treiber gemeinsam mit der Steuereinrichtung verbunden, um ein Signal in Ansprechen auf "-das Eintreffen des Stopp-Signals von der Steuereinrichtung zu erhalten.

Die Zeit-Amplituden-Konverter-Schaltung umfasst ferner ein Widerstandsnetzwerk aus einer Vielzahl von m parallel geschalteten gleichartigen Widerständen, wobei jeweils ein Widerstand mit jeweils einem der Tri-State-Treiber verbunden ist. Ferner umfasst der Zeit-Amplituden-Konverter einen Kondensator, welcher mit den parallel geschalteten Ausgängen der Widerstände verbunden und somit über das Widerstandsnetzwerk ladbar ist. Dadurch wird erreicht, dass nach Eintreffen des Start-Signals und Loslaufen des Laufsignals auf der Verzögerungskette der Kondensator über die Tri-State-Treiber und das Widerstandnetzwerk kontinuierlich geladen wird, so dass sich die Kondensatorspannung linear mit der Laufzeit verändert, solange noch kein Stopp-Signal eingetroffen ist. Mit anderen Worten sind die Ausgänge der einzelnen Verzögerungselemente über die Tri-State-Treiber mit dem verteilten Widerstands-Kapazitätsnetzwerk (RC-Netzwerk) verbunden, wodurch am Ausgang des RC-Netzwerks eine Spannung erzeugt wird, die nach dem Start-Signal proportional zur Zeit ansteigt. Wenn das Stopp-Signal eintrifft, wird, gesteuert von der Steuereinrichtung das Widerstandsnetzwerk mittels der Treiber von der Verzögerungskette getrennt, so dass der Ladevorgang des Kondensators beendet wird. Damit ist am Ausgang des Kondensators ein - nach dem Stopp-Signal konstantes - analoges Spannungssignal abrufbar, welches eine Funktion

der Zeitdifferenz zwischen dem Start-Signal und dem Stopp- Signal ist. Diese Funktion repräsentiert die Kennlinie der Konverterschaltung und ist im Idealfall linear, aber prozess- und temperaturabhängig.

Im Unterschied zu dem eingangs beschriebenen Zeit- Amplituden-Konverter besitzt das erfindungsgemäße Bauelement noch eine Stabilisierungseinrichtung zur Stabilisierung der Kennlinie des Zeit-Amplituden- Konverters, welche eine separate Regelungsschaltung zur Erzeugung einer geregelten Steuerspannung enthält. Der Zeit-Amplituden-Konverter und die Regelungsschaltung sind jeweils integriert und auf demselben Chip angeordnet. D.h. die Regelungsschaltung befindet sich außerhalb der Zeit- Amplituden-Konverter-Schaltungen, aber auf demselben Chip und die Regelungsschaltung und die Zeit-Amplituden- Konverter-Schaltungen sind miteinander verbunden. Durch die Anordnung der Regelungsschaltung (DLL oder PLL) auf demselben Chip wie der Zeit-Amplituden-Konverter wird erreicht, dass beide dieselbe Temperatur haben. Somit erzeugt die Regelungsschaltung eine temperaturkompensierte Regelungsspannung, mittels derer die Verzögerungselemente des Zeit-Amplituden-Konverters gesteuert werden.

Dadurch ist vorteilhafter Weise die Verzögerungszeit T _de χ jedes Verzögerungselementes mittels der externen Steuerspannung derart geregelt, dass die Temperaturabhängigkeit und die Prozessabhängigkeit weitgehend eliminiert oder zumindest reduziert werden. Die Erfindung gestattet es also, die Vorteile eines Zeit- Amplituden-Konverters zur hochauflösenden Zeitmessung zu nutzen, ohne den Nachteil der Temperaturabhängigkeit in Kauf nehmen zu müssen.

Besonders zweckmäßig ist die Regelungsschaltung als eine Locked Loop-Schaltung, insbesondere als eine Delay Locked Loop- (DLL) Schaltung oder als eine Phase Locked Loop- (PLL) Schaltung ausgebildet.

Die Locked Loop-Schaltung enthält eine Verzögerungskette mit einer Vielzahl von k Stück Verzögerungs«lementen und einen Phasendetektor, wobei an dem Phasendetektor die geregelte Steuerspannung für den Zeit-Amplituden-Konverter abgegriffen werden kann und aus der Locked-Loop-Schaltung herausgeführt und zu dem Zeit-Amplituden-Konverter geführt wird. Diese geregelte oder phasendifferenzstabilisierte Steuerspannung wird also als Steuerspannung des Zeit- Amplituden-Konverters verwendet. Mit anderen Worten werden die Verzögerungselemente der Locked Loop-Schaltung und des Zeit-Ampliuden-Konverters mit der gleichen und von der Locked Loop-Schaltung stabilisierten Regelspannung angesteuert. Die Verzögerungselemente der Locked Loop- Schaltung sind dabei identisch zu denen des Zeit- Amplituden-Konverters. Als Verzögerungselemente haben sich CMOS-Inverterpaare bewährt. Es werden also jeweils Verzögerungselemente bestehend aus zwei Invertern benutzt und die Verzögerungselemente des Zeit-Amplituden-Konverters werden mittels einer externen Referenz aus der Locked-Loop- Schaltung gesteuert, um die Verzögerungskette gegenüber Prozess- und Temperaturschwankungen zu stabilisieren. Hinter dem Phasendetektor folgen zur Erzeugung der Regelspannung noch eine Ladungspumpe und ein Schleifenfilter. Diese Details sind dem Fachmann aber hinlänglich bekannt.

Insbesondere sind die Regelungsschaltung und der Zeit- Amplituden-Konverter an dasselbe Taktsignal, den Systemtakt angeschlossen. Der Systemtakt sollte je nach erwünschter

Auflösung des Konverters eine Taktfrequenz von größer als 10 MHz besitzen.

Im Falle einer Delay Locked Loop-Schaltung besteht die Verzögerungskette der Regelungsschaltung vorzugsweise aus einer geradzahligen Anzahl n = 2*k von Invertern und die Verzögerungszeit der Verzögerungskette der'iDelay Locked Loop-Schaltung beträgt ein ganzzahliges Vielfaches der Zykluszeit des eingespeisten Taktsignals, besonders bevorzugt ist das ganzzahlige Vielfache gleich eins.

Die Anzahl der Verzögerungselemente des Zeit-Amplituden- Konverters sollte größer oder gleich der Anzahl der Verzögerungselemente der Delay Locked Loop-Schaltung, d.h. m ≥ k sein. Es ist aber von Vorteil, die Anzahl der Verzögerungselemente des Zeit-Amplituden-Konverters tatsächlich größer als die Anzahl der Verzögerungselemente der Delay Locked Loop-Schaltung zu wählen. Hierdurch werden vorteilhafterweise störende Effekte durch Nichtlinearitäten der Zeit-Amplituden-Konverter-Schaltung im Anfangs- und Endbereich der Ausgangsspannungsrampe vermieden.

Alternativ zur DLL-Schaltung kann auch eine PLL-Schaltung verwendet werden, die dann einen Ringoszillator enthält, welcher aus einer ungeradzahligen Anzahl n = 2k+l von Invertern besteht.

Gemäß einer bevorzugten Ausführungsform der Erfindung umfasst das Bauelement zwei oder mehr gleichartig aufgebaute parallele Zeit-Amplituden-Konverter-Schaltungen, welche auf demselbem Chip integriert sind. Dadurch können die Verzögerungsketten der mehreren Zeit-Amplituden- Konverter-ξchaltung ^' en von derselben Regelungsschaltung mit derselben geregelten Steuerspannung gesteuert werden, so

dass für mehrere Zeit-Amplituden-Konverter-Schaltungen lediglich eine Regelungsschaltung vorgesehen ist, was den schaltungstechnischen Aufwand reduziert.

Von besonderem Vorteil ist ferner, zwei oder mehr Zeit- Amplituden-Konverter-Schaltungen an deren jeweiligen analogem Spannungsausgang über einen Schalter und einen Buffer zu verbinden. Somit kann wechselseitig einer der Konverter am Bufferausgang ausgelesen werden, während der oder die anderen Konverter messbereit sind.

Bei dem erfindungsgemäßen Zeit-Amplituden-Konverter Bauelement werden für die Weiterverarbeitung der analogen Ausgangssignale der zwei oder mehr Zeit-Amplituden- Konverter-Schaltungen, insbesondere für einige Ladungstransfer- und Schaltprozesse, sowie für die

Ablaufsteuerung, die den Zugriff der zwei oder mehr Zeit- Amplituden-Konverter-Schaltungen auf den gemeinsamen Ausgang regelt, mehrere Taktsignale verwendet, die in einer genauen und stabilen Phasenbeziehung zueinander stehen.

Solche Mehrphasentaktsignale lassen sich hervorragend aus der DLL-Schaltung ableiten. Somit dient die DLL in dem erfindungsgemäßen Bauelement einer Doppelfunktion: Der Temperaturkompensation der Zeit-Amplituden-Konverter und der Erzeugung eines Mehrphasentaktes für verschiedene Steuerlogiken auf dem Chip.

Im Folgenden wird die Erfindung anhand von

Ausführungsbeispielen und unter Bezugnahme auf die Figuren genauer erläutert, wobei gleiche und ähnliche Elemente teilweise mit gleichen Bezugszeichen versehen sind und die Merkmale von verschiedenen Ausführungsbeispielen miteinander kombiniert werden können.

Kurzbeschreibung der Figuren

Es zeigen:

Fig. 1: ein Blockschaltbild eines nicht stabilisierten Zeit-Amplituden-Konverters,

Fig. 2: ein Blockdiagramm eines erfindungsgemäßen Zeit- Amplituden-Konverter-Bauelements in Form eines ASICs und \

Fig . 3 : ein Ablaufdiagramm der Zeit-Amplituden-Wandlung,

Fig . ^' 4 : einen Schaltplan eines Inverters mit steuerbarer Verzögerung,

Fig . 5a : ein Blockschaltbild einer PLL-Schaltung,

Fig . 5b : ein Blockschaltbild einer DLL-Schaltung,

Fig. 6a/b: experimentelle Ergebnisse zur Zeitauflösung des

ASICs aus Fig. 2, Fig. 7 eine Ausschnittsvergrößerung aus Fig. 2 in Form eines Blockdiagramms des SC-Abschwächers 80,

Fig. 8 ein Ablaufdiagramm des Ladungstransfers und der SC-Abschwächung .

Detaillierte Beschreibung der Erfindung

Zur praktischen Erprobung der Erfindung wurde eine anwendungsspezifische integrierte Schaltung (ASIC) 1 entwickelt, die alle notwendigen Baugruppen, einschließlich der Stabilisierungseinrichtung 10 und zweier Zeit- Amplituden-Konverter-Schaltungen 20 und 20' beinhaltet. Fig. 2 zeigt ein Blockdiagramm dieser integrierten Schaltung 1. Als Zeitreferenz wurde eine DLL-Schaltung 12 als Regelungsschaltung der Stabilisierungseinrichtung 10 gewählt. Die DLL-Schaltung wird mit einem externen Systemtakt CIk betrieben. Aus der Phasendifferenz δφ zwischen dem Eingangssignal 13 und dem Ausgangssignal 14 der Verzögerungskette 15, bestehend aus k

Verzögerungselementen 16 erzeugt der Phasendetektor 17 eine Regelspannung 18 oder Vctri, die aus dem DLL heraus geführt,

am Verzweigungspunkt 2 verzweigt und in diesem Beispiel zu zwei Zeit-Amplituden-Konvertern 20 und 20' geführt wird. Darüber hinaus wird nach jedem Verzögerungselement 16 ein Taktsignal abgegriffen, sodass das DLL zusätzlich einen phasenstabilen k-Phasen-Takt 86 liefert, der für Timingzwecke genutzt wird.

Die integrierte Schaltung 1 enthält ferner die beiden Zeit- Amplituden-Konverter 20 und 20' (TACl und TAC2), wie sie in der Beschreibungseinleitung anhand von Fig. 1 beschrieben sind. Wenn im Folgenden der Aufbau des TACl 20 beschrieben wird, bezieht sich diese Beschreibung auch auf den identisch aufgebauten TAC2 20', dessen Bezugszeichen identisch verwendet werden, aber mit einem Hochkomma versehen sind.

Der TACl 20 umfasst eine Verzögerungskette 25 aus m Stück identischen Verzögerungselementen 26 in Form von jeweils zwei der nachfolgend anhand von Fig. 4 noch genauer beschriebenen steuerbaren Invertern. Die CMOS-Inverterpaare 26 sind an ihrem Ausgang 26c jeweils mit dem Eingang 26a des nächsten Inverterpaares und einem Eingang 28a eines Tri-State-Treibers 28 verbunden. Somit treibt jedes CMOS- Inverterpaar 26 das nachfolgende. Die Tri-State-Treiber 28 sind an ihrem Eingang 28b zusammengeschaltet und mit der Steuereinrichtung 23 verbunden, um beim Eintreffen eines Stopp-Signals in ihren dritten indifferenten oder hochohmigen Zustand geschaltet zu werden, so dass die Verzögerungskette 25 in Ansprechen auf das Stopp-Signal von dem Widerstandsnetzwerk 30 getrennt wird. Das

^' Widerstandsnetzwerk besteht aus m parallel geschalteten identischen Widerständen 31, die jeweils an ihrem Eingang 31a mit dem auf hechohmig schaltbaren Ausgang 28c des zugehörigen Tri-State-Treibers 28 verbunden sind. Die Ausgänge 31b der Widerstände 31 sind zusammengeschaltet, so

dass die Ausgänge 28c der Tri-State-Treiber 28 über jeweils einen zugehörigen Widerstand 31 auf den Summations- oder Sternpunkt 34 geführt werden. Der Sternpunkt 34 wiederum ist mit einer Seite 32a eines andererseits 32b geerdeten Kondensators 32 verbunden. Mit anderen Worten sind jeweils ein Verzögerungselement 26, ein Tri-State-Treiber 28 und ein Widerstand 31 parallel auf den Sternpunict 34 geschaltet, um linear kontinuierlich den Kondensator 32 aufzuladen, solange das Start-induzierte Laufsignal über die Verzögerungskette 25 läuft und die Tri-State-Treiber 28 noch nicht Stopp-induziert hochohmig geschaltet sind.

Wie in Fig. 2 ferner dargestellt ist, sind die Eingänge 26b der CMOS-Inverter-Paare 26 gemeinsam mit dem Regelspannungsausgang 19 der DLL-Schaltung 12 verbunden, so dass jedes Inverterpaar 26 mit derselben geregelten und in Bezug auf den TAC externen Regelspannung Vctri gesteuert wird. Durch die Ankopplung der Verzögerungselemente 26 an die DLL-Regelspannnung 18 ist sichergestellt, dass die Verzögerungszeit der Verzögerungselemente 26 weitgehend unabhängig von Temperatur- und Prozessvariationen ist.

Beide Zeit-Amplitudenwandler 20, 20' auf dem Chip 1 erhalten getrennte Startsignale (Hit) auf den Start-Eingang 21 bzw. 21' Für diese Testmessung wurden die Stopp-Signale aus dem Systemtakt CIk generiert und jeweils auf den Stopp- Eingang 22 bzw. 22' der als "TAC Control" bezeichneten Steuereinrichtung 23 gegeben. Die Steuereinrichtung oder Steuerlogik 23 speichert in diesem Beispiel die eingehenden Start- und Stopp-Signale oder -impulse. Bei der Verwendung eines zyklischen Taktes als Stopp-Signal, wie bei diesem Testchip 1, wählt der Steuerblock 23 darüber hinaus jeweils die nächste steigende Flanke dieses Systemtaktes für das Anhalten des jeweiligen Konverters 20, 20' aus.

Die von den Konvertern 20, 20' jeweils am TAC-Ausgang 24, 24' erzeugte Ausgangsspannung C7 _out ist ein Maß für die Zeitspanne δτ zwischen dem Start-Signal und dem Stopp- Signal und wird in dem in Fig. 2 dargestellten

Ausführungsbeispiel über jeweils einen switched-capacitor- Abschwächer (kurz SC-Abschwächer) 80, 80', ^' der nachfolgend anhand Fig. 7 und 8 näher erläutert wird, sowie über einen Schalter 42 und einen Buffer 44 auf den Ausgang 46 der integrierten Schaltung 1 gegeben. Der Buffer 44 enthält einen Verstärker der unter anderem der Impedanzankopplung zwischen den RC-Ketten in den TACs 20, 20' und der Gerätschaft dient, in die das analoge Spannungssignal U _out eingespeist wird, z.B. ein ADC (nicht dargestellt).

Im konkreten Fall des realisierten ASICs 1 wurde eine DLL- Schaltung 12 mit Jc = 32 Verzögerungselementen 16, d.h. mit n=2*k=64 Invertern, gewählt. Bei einem Systemtakt von 80MHz erreicht man somit eine Verzögerungszeit von 390,6 ps pro Verzögerungselement 16. In diesem Beispiel wird der

Systemtakt CIk auch als Stopp-Signal verwendet. Daher haben die Zeit-Amplituden-Konverter 20, 20' einen Dynamikbereich von mindestens einer Zykluszeit. Somit gilt für die Anzahl der Verzögerungselemente im Wandler: m ≥ k. Um zu vermeiden, dass Start und Stopp unmittelbar aufeinander folgen, wurde m = 48 = 1,5 * k > k gewählt. Je nach Systemanforderung sind wie dem Fachmann ersichtlich auch andere Parameter möglich.

In Fig. 2 ist der Reset-Eingang der "TAC-Control 23, 23' ausgelassen worden, der in Fig. 1 noch eingezeichent ist. Das Signal am Reset-Eingang wird von einer komplexen Ablaufsteuerung erzeugt, die den TAC mit einem Reset-Signal zurücksetzt, wenn die Ladung von Kondensator 32 in den SC-

Abschwächer 80 transportiert wurde. Eine genaue Synchronisation mit Hilfe des k-Phasen-Taktes 86 verhindert dabei, dass das Rücksetzen erfolgen kann, bevor die Ladung von Kondensator 32 vollständig übernommen wurde. Es wird also das Rücksetzen des jeweiligen Zeit-Amplituden- Konverters 20, 20' mittels des k-Phasen-Taktes 86 synchronisiert. \

Diese Ablaufsteuerung, die auch mit dem SC-Abschwächer kommuniziert, ist der besseren übersicht halber in Fig. 2 weggelassen, da sie nicht in Zusammenhang mit der Temperaturkompensation der TACs steht.

Es ist aber ersichtlich, dass die Zeit-Amplituden-Konverter 20, 20', bzw. die Steuereinrichtungen 23, 23' auch mit separatem Start-Eingang, Stopp-Eingang und Reset-Eingang, wie dies in Fig. 1 dargestellt ist, ausgeführt sein können. Mit dem Reset-Signal werden unter anderem die Tri-State- Treiber 28 wieder aus dem hochohmigen Zustand rückgesetzt.

Fig. 3 zeigt ein Ablaufdiagramm der Zeit-Amplituden- Konversion. Wenn an dem Start-Eingang 21 das Start-Signal 51 eintrifft, beginnt der Konverter 20 den Kondensator 32 zu laden. Wenn nach der Zeit δτ nach dem Start-Signal 51 das Stopp-Signal 52 an dem Stopp-Eingang 22 eintrifft, wird der Ladevorgang beendet. In diesem Beispiel wird der Kondensator 32 aufgeladen, es ist jedoch ersichtlich, dass der Kondensator bei entsprechend angepasstem Aufbau ausgehend von einer definierten Spannung entladen werden kann, so dass hier unter "laden" "aufladen" oder "entladen" zu verstehen ist. Durch die analoge Interpolation ist die Zeitauflösung bei diesem Verfahren nicht durch die definierte Laufzeit ^" eines Verzögerungslementes 26 begrenzt.

Die Analogrampe ist somit zwischen Start- und Stopp-Signal stetig differenzierbar, insbesondere linear. So können mit derartigen Zeit-Amplituden-Konvertern 20 Zeitauflösungen deutlich besser als 10 ps erreicht werden. Nachdem die analoge Spannung AU hinter dem Buffer 44 als analoges

Spannungssignal C7 _out ausgelesen worden ist, wird die Zeit- Amplituden-Konverter-Schaltung 20, 20' durch ein Reset- Signal 54 an einem Reset-Eingang 27 der Steuereinrichtung 23 wieder betriebsbereit geschaltet, indem unter anderem die Tri-State-Treiber 28 rückgesetzt und der Kondensator 32 wieder in seinen Ursprungszustand - hier entladen - versetzt werden.

Bezug nehmend auf Fig. 4 ist ein Inverter eines Verzögerungselements 16, 26, 26' im Detail dargestellt.

Zwei hintereinandergeschaltete Inverter gemäß Fig. 4 bilden ein Inverterpaar 16, 26, 26' mit steuerbarer Verzögerungszeit. Die Verzögerungszeit wird über die Regelspannungen V _cn und V _cp gesteuert. Die Transistoren M3 bis M6 bilden ein Nicht-Und-Gatter, mit dem ein

Freigabemechanismus des Verzögerungselementes realisiert ist. Solange der En-Einganq inaktiv (logisch 0) ist, bleibt der Ausgang über den Transistor M4 fest mit der Betriebsspannung verbunden. Erst wenn das Enable-Signal En aktiv (logisch 1) wird, sperrt M4 und M5 wird leitend, so dass die Transistoren M3 und M6 einen Inverter für das Eingangssignal In bilden und am Ausgang Out nach der definierten Verzögerungszeit das invertierte Eingangssignal anliegt. Der maximale Strom, der durch diesen Inverter fließen kann, wird durch die Transistoren Ml und Ml begrenzt und kann über die Steuerspannungen, die an den Gates dieser Transistoren anliegen, gesteuert werden. Somit wird mit diesen Spannungen indirekt auch die Verzögerungszeit variiert, die sich aus dem Stromfluss und

der Lastkapazität am Ausgang des Elementes und der dadurch gegebenen Zeitkonstante des Umladevorganges bei einem Zustandswechsel ergibt. über den vorher beschriebenen Zusammenhang ergibt sich die Schwankung der Verzögerungszeit aus der Temperatur- und

Prozessabhängigkeit des Stromflusses durch die Transistoren und der Prozessabhängigkeit der Lastkapaziüäten.

Die Bypass-Transistoren M2 und M8 sorgen dafür, dass der Strom durch den Inverter nicht durch die Transistoren Ml und M7 komplett unterbunden werden kann. Ein minimaler Strom wird stets über M2 und M8 fließen.

Erfindungsgemäß wird die Verzögerungszeit dieses Elementes im Zeit-Amplituden-Konverter aus einer bekannten

Referenzzeit abgeleitet, und zwar über die in Fig. 2 dargestellte Delay Locked Loop- (DLL) Schaltung 12.

Alternativ kann auch eine Phase Locked Loop- (PLL)

Schaltung verwendet werden.

Bezug nehmend auf Fig. 5a und 5b sind beispielhafte PLL- und DLL-Schaltungen dargestellt. Die DLL-Schaltung in

Fig. 5b entspricht derjenigen in Fig. 2.

Bezug nehmend auf Fig. 5a wird bei einer PLL-Schaltung 62 die Phase eines steuerbaren Oszillators 65 mit der Phase eines Referenzfrequenzsignals f _Ref verglichen und der Oszillator 65 so nachgeregelt, dass die Phasendifferenz δφ verschwindet. Für die hier benötige Stabilisierungseinrichtung 10 wird ein Ringoszillator bestehend aus einer ungeraden Anzahl der beschriebenen Inverter 76 als steuerbarer Oszillator 65 eingesetzt. Bei einer solchen nicht dargestellten Ausführungsform der Erfindung würde die DLL-Schaltung 12 in Fig. 2 durch die

PLL-Schaltung 52 ersetzt. Durch den Einsatz von Frequenzteilern können demnach beliebige rationale Verhältnisse zwischen der Referenzfrequenz fRef und der Oszillatorfrequenz erreicht werden. Die Verzögerungszeit t _de χ eines Inverters 76 beträgt im eingeregelten Zustand:

Bezug nehmend auf Fig. 5b ist eine DLL-Schaltung 12, wie sie in Fig. 2 verwendet wird, dargestellt. In einer DLL- Schaltung wird das eingehende Referenzsignal f _Ref , welches in Fig. 2 durch das Taktsignal CIk realisiert ist, mit der Verzögerungskette 15, bestehend aus einer geraden Anzahl von Invertern 76 verzögert. Am Ausgang der Verzögerungskette 15 ist ein Phasendetektor 17 angeschlossen, der die Phasenlage des Signals am Ausgang der Kette 15 mit dem am Eingang der Kette 15 vergleicht und dabei die Steuerspannung V _ctr i der Inverter 76 so nachregelt, dass die Phasendifferenz δφ verschwindet. Somit können die PLL- und die DLL-Schaltung beide als verriegelte Schleifenschaltungen, genauer als Phasendifferenz-gesteuerte verriegelte Schleifenschaltungen bezeichnet werden. Mit der DLL-Schaltung wird erreicht, dass die Verzögerungszeit der Kette 15 im Allgemeinen genau einem ganzzahligem Vielfachen der Zykluszeit des eingespeisten Taktsignals CIk mit der Frequenz f _Ref entspricht. Meist wird die DLL-Schaltung 12 so ausgelegt, dass sich genau eine Zykluszeit als Verzögerungszeit einstellt.

Die Verzögerungszeit t _del eines Inverters 76 ist somit durch die Zykluszeit des Taktsignals Tzyk und die Anzahl der Inverter n in der Kette 15 gegeben als:

^l jyk_

( 2 ) n ^» fι Re/

In dem vorliegenden Beispiel beträgt die Zykluszeit des Taktsignals Tzyk = 12,5 ns = 1/80 MHz. Die Verzögerungszeit eines Verzögerungselements beträgt Tdei = 2*ϊ _del = 390,6 ps und die Anzahl der Verzögerungselemente 16 in der DLL- Schaltung ist k = n/2 = 32. Erfindungsgemäß werden in der Stabilisierungseinrichtung oder Referenzeinheit 10 (PLL oder DLL) und im Zeit-Amplituden-Konverter 20, 20' identische Verzögerungselemente 16, 26, 26' verwendet, die mit der gleichen Regelspannung angesteuert werden. Dadurch erhält man im Zeit-Amplituden-Konverter 20, 20' eine Verzögerungsleitung 25, 25' , die gegenüber Temperaturschwankungen und Streuungen bei der Herstellung stabilisiert ist.

Der in Fig. 2 dargestellte Chip 1 ist inzwischen als ASIC gefertigt worden. Erste Messungen zeigen, dass die Ankopplung der Verzögerungsleitung 25 an eine externe DLL- Schaltung 12 wie erwartet arbeitet. Die Fig. 6a und 6b zeigen die experimentell gemessene Zeitauflösung dieses ASICs. In Fig. 6a ist eine Messung mit synchronen Treffersignalen dargestellt und in Fig. 6b eine Messung mit Hit-Signalen, die gegeneinander um 1,5 ns verzögert sind.

Bei der Messung wurden zwei zeitlich korrelierte Treffersignale auf den stabilisierten TAC-ASIC 1 gegeben, wobei die Möglichkeit besteht, den zeitlichen Abstand dieser Signale zu variieren. Der Systemtakt CIk wurde aus einem getrennten Generator gewonnen, so dass er zu den Tieffersignalen uhkorreliert ist.

Bei jedem Ereignis wurde mit dem stabilisierten TAC-ASIC 1 der Zeitabstand zwischen den Treffersignalen gemessen und histogrammiert . Das Ergebnis für synchrone Treffersignale ist in Fig. 6a und für Treffersignale mit 1,5 ns Abstand in Fig. 6b dargestellt. Die Zeitauflösung σ zweier korrelierter Kanäle beträgt 17,7 ps (Fig. 6a) bzw. 17,25 ps (Fig. 6b). Die unkorrelierte Zeitauflösung "eines einzelnen Kanals lässt sich somit zu 12,2 ps errechnen, was einen ausgezeichneten Wert für hochauflösende Zeitmessung darstellt.

Wieder Bezug nehmend auf Fig. 2 werden neben der Regelspannung V _ctr i an den einzelnen Verzögerungselementen 16 der DLL-Schaltung 12 auch entsprechend verzögerte Taktsignale abgegriffen, sodass man bei einer Anzahl von k Verzögerungselementen 16 einen k-Phasen-Takt 86 erhält, der in verschiedenen Ablaufsteuerungen auf dem Chip Verwendung findet. Unter anderem wird die Steuereinrichtung 23, 23' (TAC-Control) mittels des k-Phasen-Takts 86 gesteuert.

Bezug nehmend auf Fig. 7 und 8 wird der k-Phasen-Takt 86 insbesondere zur Ablaufsteuerung der beiden gleich aufgebauten SC-Abschwächer 80, 80' verwendet.

Die Ausgangsspannung des TACl 20 kann den vollen Bereich der Betriebsspannung überstreichen. Solche sogenannten Rail-to-Rail-Signale lassen sich ausserordentlich schwer mit der geforderten Linearität auf einem ASIC verarbeiten, weshalb zwischen TACl 20 und Ausgangsbuffer 44 ein Abschwächer 80 eingefügt wurde, der auf der Basis geschalteter Kapazitäten (SC-Abschwächer) arbeitet. Ein Blockdiagramm des dem ersten TACl 20 zugeordneten und mit dessen analogem Spahnungsausgang 24 verbundenen SC-Abschwächers 80 ist in Fig. 7 dargestellt. Der

Abschwächer 80 weist einen Kondensator 82 auf, dessen Kapazität C∑ in einem vordefinierten Verhältnis zur Kapazität C ₁ des Ladekondensators 32 im TACl (in Fig. 7 als TAC-Kern bezeichnet) 20 steht. Mit den Schaltern φi und φi _S kann der Kondensator 82 parallel zu dem Kondensator 32 geschaltet werden. Mit den Schaltern φ ₂ und φ ₂ s wird der Kondensator 82 dagegen mit dem Ausgang U _sc des SC-Abschwächers 80 verbunden.

Um den Kondensator 82 in einen definierten Ausgangszustand zu bringen, kann er mit dem Schalter φ ₃ kurzgeschlossen und damit entladen werden.

Die Ansteuerung der Schalter φi bis φ ₃ erfolgt mit einer Ablaufsteuerung 84, die für ein exaktes Timing der

Schaltvorgänge mit dem k-Phasen-Takt 86 versorgt wird, der aus der DLL-Schaltung 12 abgeleitet wird, so dass der SC-Abschwächer mittels des k-Phasen-Takt 86 gesteuert wird.

In Fig. 8 ist der zeitliche Ablauf des Vorgangs dargestellt. Um eventuelle Fehler des Messergebnisses durch Restladung auf dem Kondensator 82 zu verhindern, wird der Kondensator 82 vor dem Ladungstransfer durch Aktivieren des Schalters φ ₃ entladen. Nachdem der TACl 20 eine komplette Konversion durchgeführt hat und die Tri-State-Treiber 28 des TACl 20 hochohmig sind, wird der Kondensator 82 durch Aktivieren der Schalter φi und φi _S mit dem Ladekondensator 32 des TACl 20 verbunden. Die Ladung Q _x = C ₁ -U _TAC , die sich auf dem Ladekondensator 32 befindet, verteilt sich so auf den Kondensator 32 und den Kondensator 82, dass sich die Spannungen über den Kondensatoren 32 und 82, d.h. U _TAC und U _C2 angleichen. Da der Kondensator 82 vor dem Ladungstransfer entladen wurde, beträgt die Summe der

Ladungen auf den beiden Kondensatoren 32, 82 nach dem Transfer 0, ^' +Oi=O ₁ . Die Spannung auf beiden Kondensatoren nach dem Ladungstransfer ist somit

Durch, entsprechende Wahl der Kapazitäten C ₁ und C ₂ lässt sich somit das gewünschte Abschwächungsverhältnis einstellen. Im Fall des hier beschriebenen Prototyp-ASICs 1 wurde C _x = C ₂ gewählt, sodass eine Abschwächung von 1/2 erreicht wird.

Es werden ferner zwei Schalter φi und φi _S verwendet, damit der Einfluss parasitärer Kapazitäten z.B. in den Schaltern begrenzt werden kann. Dies ist grundsätzlich aus R. J.

BAKER, H.W. LI, D. E. BOYCE: CMOS Circuit Design, Layout, and Simulation, IEEE Press Series on Microelectronic Systems, Wiley Interscience, 1998 und K. R. LAKER, W. M. C. SANSEN: Design of Analog Integrated Circuits and Systems McGraw-Hill, 1994 bekannt.

Durch ein verzögertes Einschalten von φi _S (vgl. Fig. 8) wird zudem die Ladungsinjektion vermindert. Nachdem der Ladungstransfer beendet ist, wird der Kondensator 82 mittels der Schalter φ ₂ und φ _2S mit dem Ausgangsbuffer 44 verbunden, sodass die Spannung U _C2 am Ausgang 46 des ASICs als Maß für die Meßzeit ausgelesen werden kann.

Innerhalb der Ablaufsteuerung 84 lassen sich die Zeitpunkte der einzelnen Schaltvorgänge durch die Auswahl der richtigen TaktphasV aus dem k-Phasen-Takt 86 genau festlegen, sodass ein optimales Timing erreicht werden

kann, das auf der einen Seite genügend Zeit für den . Ladungstransfer zur Verfügung stellt, aber auf der anderen Seite die Totzeit des TACs möglichst kurz hält. Zudem stellt die Ablaufsteuerung 84 sicher, dass die Schalter φi, φis und φ2, φ2S nie gleichzeitig geschlossen sind.

Es ist dem Fachmann ersichtlich, dass die vorstehend beschriebenen Ausführungsformen beispielhaft zu verstehen sind, und die Erfindung nicht auf diese beschränkt ist, sondern in vielfältiger Weise variiert werden kann, ohne die Erfindung zu verlassen. Ferner ist ersichtlich, dass die Merkmale unabhängig davon, ob sie in der Beschreibung, den Ansprüchen, den Figuren oder anderweitig offenbart sind auch einzeln wesentliche Bestandteile der Erfindung definieren, selbst wenn sie zusammen mit anderen Merkmalen gemeinsam beschrieben sind.