周云明 (中国广东省深圳市龙岗区坂田华为总部办公楼, Guangdong 9, 518129, CN)
JI, Bingwu (Huawei Administration Building, Bantian Longgang Distric, Shenzhen Guangdong 9, 518129, CN)
季秉武 (中国广东省深圳市龙岗区坂田华为总部办公楼, Guangdong 9, 518129, CN)
华为技术有限公司 (中国广东省深圳市龙岗区坂田华为总部办公楼, Guangdong 9, 518129, CN)
ZHOU, Yunming (Huawei Administration Building, Bantian Longgang Distric, Shenzhen Guangdong 9, 518129, CN)
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JI, Bingwu (Huawei Administration Building, Bantian Longgang Distric, Shenzhen Guangdong 9, 518129, CN)
| 权 利 要 求 1、一种同步静态随机存储器 SRAM的时序处理方法，其特征在于， 包括： 将地址信号直接输入字线译码器进行逻辑译码； 将时钟输入时序产生器产生字线时钟信号，所述字线时钟信号经过字线控 制器产生字线门控信号； 在字线门控信号的控制下将字线译码器逻辑译码的结果即字线译码信号 输入字线脉宽产生器以产生字线信号， 完成字线开启的过程； 将字线信号输入到存储单元阵列，字线开启会将存储单元阵列保存的数据 输出到位线上， 经过位线选择， 输入到灵敏放大器； 时序产生器在字线信号产生预置的时间后，将产生灵敏放大器控制信号并 输入到灵敏放大器， 开启灵敏放大的过程； 灵敏放大器产生灵敏放大完成信号和数据输出信号，所述灵敏放大完成信 号用于输入给时序产生器以关断字线时钟信号， 从而控制字线门控信号的关 断， 最后控制字线信号的关断， 所述数据输出信号中包含有灵敏放大器将存储 单元阵列输入的经过位线选择的数据进行灵敏放大后输出的数据。 2、 根据权利要求 1所述的同步 SRAM的时序处理方法， 其特征在于， 所 述字线门控信号的产生和字线译码信号的产生是同时的。 3、 根据权利要求 1所述的同步 SRAM的时序处理方法， 其特征在于， 从 所述地址信号产生到所述字线译码器输出逻辑译码结果即字线译码信号的时 间为 所述时钟经过时序产生器产生字线时钟信号的时间为 t2, 所述字线时 钟信号经过字线控制器产生字线门控信号的时间为 t3,所述地址信号的建立时 间为 ts, 则 满足如下关系： ts= t2 + t3 - ti; 从字线门控信号经过字线脉宽产生器产生字线信号的时间为 t4,从所述字 线信号产生到所述时序产生器产生灵敏放大器控制信号的时间为 t5,所述灵敏 放大器控制信号经过灵敏放大器产生灵敏放大完成信号的时间为 t6,所述灵敏 放大完成信号反馈到时序产生器并关断字线时钟信号的时间为 t7,从关断字线 时钟信号到控制字线门控信号关断的时间为 t8,所述地址信号经过所述字线译 码器逻辑译码所用的时间为 t9, 所述地址信号的保持时间为 th, 则 th满足如下 关系： th= t2 + t3 + t4 + t5 + t6 + t7 + t8 - t9; 所述同步 SRAM的工作频率为 fsram, 则 fsram = l / tcyc, tcyc = ts + tac, 其 中， tac为从所述时钟产生到灵敏放大器产生数据输出信号的时间。 4、 一种同步静态随机存储器 SRAM的电路， 其特征在于， 包括： 字线译码器， 时序产生器， 字线控制器， 字线脉宽产生器， 存储单元阵列 和灵敏放大器， 其中， 字线译码器， 用于对输入的地址信号直接进行逻辑译码； 时序产生器， 用于在输入时钟时产生字线时钟信号和灵敏放大器控制信 号； 字线控制器， 用于在输入字线时钟信号时产生字线门控信号； 字线脉宽产生器，用于在输入字线门控信号和所述字线译码器逻辑译码的 结果即字线译码信号时产生字线信号； 存储单元阵列， 用于在输入字线信号后将保存的数据输出到位线上， 经过 位线选择， 输入到灵敏放大器； 灵敏放大器， 用于在输入灵敏放大器控制信号时，对存储单元阵列输入的 数据进行放大产生数据输出信号， 并向时序产生器反馈灵敏放大完成信号， 所 述灵敏放大完成信号用于输入给时序产生器以关断字线时钟信号，从而控制字 线门控信号的关断， 最后控制字线信号的关断， 所述数据输出信号中包含有灵 敏放大器将存储单元阵列输入的经过位线选择的数据进行灵敏放大后输出的 数据。 5、 根据权利要求 4所述的同步 SRAM的电路， 其特征在于， 所述字线门 控信号的产生和字线译码信号的产生是同时的。 |
本发明实施例涉及电子技术领域， 尤其涉及一种同步 SRAM的时序处理 方法和电路。
背景技术
静态随机存储器（ SRAM, Static Random Accessible Memory )由于不需要 刷新电路即能保存它内部存储的数据， 因此对提高系统性能非常有帮助。 中央 处理器（ CPU, Central Processing Unit )内的一级、二级緩存使用的就是 SRAM, 为了使 CPU的性能得到进一步的提高， 就需要减少 CPU的时序路径， 整合小 容量的外部一级或二级 SRAM緩存， 而 SRAM的时序路径作为关键时序路径 之一， 限制了 CPU的工作频率的提高。 SRAM从高层次上可以划分为两个大 类： 即同步型和异步型。 同步 SRAM釆用一个输入时钟来启动所有数据处理 (例如读、 写、 取消选定等）。 而异步 SRAM则并不具备时钟输入， 且必须监 视输入以获取来自控制器的命令， 一旦识别出某条命令， 异步 SRAM将立即 力口以执行。
目前， 常用的同步 SRAM如图 1所示的电原理图， 下面结合图 1对同步 SRAM的一个时序路径进行描述， 地址锁存器 101 将输入的时钟信号进行锁 存， 当时钟信号和地址信号之间满足一定的建立时 间 （setup time )和保持时 间 （ hold time ) 时， 输出内部地址信号 （ internal address ), 字线译码器 102对 内部地址信号进行逻辑译码， 灵^^大器 103和位线、反位线相连， 当位线和 反位线的电压差扩大到一定的范围时对存储单 元阵列 104 输入的数据进行放 大， 并将放大后的数据输出。
本发明的发明人在实现本发明的过程中， 发现现有技术至少存在以下缺 陷： 现有的同步 SRAM中首先通过地址锁存器对地址信号进行锁 ， 对于锁 存器， 需要满足一定的建立时间和保持时间再输出内 部地址信号，地址锁存之 后，再送入地址译码器进行地址译码。 由于地址锁存器进行地址的锁存会消耗 一定的时间， 这就增加了同步 SRAM 的时序路径运行的时间， 降低了同步 SRAM的工作速度。 发明内容
本发明实施例提供了一种同步 SRAM的时序处理方法和电路， 能够提高 同步 SRAM的工作速度， 使同步 SRAM能工作于更高的频率。
本发明实施例提供的同步 SRAM的时序处理方法， 包括：
将地址信号直接输入字线译码器进行逻辑译码 ；
将时钟输入时序产生器产生字线时钟信号，字 线时钟信号经过字线控制器 产生字线门控信号；
在字线门控信号的控制下将字线译码器逻辑译 码的结果即字线译码信号 输入字线脉宽产生器以产生字线信号， 完成字线开启的过程；
将字线信号输入到存储单元阵列，字线开启会 将存储单元阵列保存的数据 输出到位线上， 经过位线选择， 输入到灵敏放大器；
时序产生器在字线信号产生预置的时间后，将 产生灵敏放大器控制信号并 输入到灵敏放大器， 开启灵敏放大的过程；
灵敏放大器产生灵敏放大完成信号和数据输出 信号， 其中， 灵敏放大完成 信号用于输入给时序产生器以关断字线时钟信 号，从而控制字线门控信号的关 断， 最后控制字线信号的关断，数据输出信号中包 含有灵敏放大器将存储单元 阵列输入的经过位线选择的数据进行灵敏放大 后输出的数据。
本发明实施例提供的同步 SRAM的电路， 包括：
字线译码器， 时序产生器， 字线控制器， 字线脉宽产生器， 存储单元阵列 和灵敏放大器， 其中，
字线译码器， 用于对输入的地址信号直接进行逻辑译码；
时序产生器， 用于在输入时钟时产生字线时钟信号和灵敏放 大器控制信 号；
字线控制器， 用于在输入字线时钟信号时产生字线门控信号 ；
字线脉宽产生器，用于在输入字线门控信号和 字线译码器逻辑译码的结果 即字线译码信号时产生字线信号；
存储单元阵列， 用于在输入字线信号后将保存的数据输出到位 线上， 经过 位线选择， 输入到灵敏放大器；
灵敏放大器， 用于在输入灵敏放大器控制信号时，对存储单 元阵列输入的 数据进行放大产生数据输出信号， 并向时序产生器反馈灵敏放大完成信号， 灵 敏放大完成信号用于输入给时序产生器以关断 字线时钟信号，从而控制字线门 控信号的关断， 最后控制字线信号的关断，数据输出信号中包 含有灵敏放大器 将存储单元阵列输入的经过位线选择的数据进 行灵敏放大后输出的数据。
从以上技术方案可以看出， 本发明实施例具有以下优点：
在本发明实施例中， 由于直接将地址信号输入到字线译码器进行逻 辑译 码， 节省掉了时序路径上地址锁存器的锁存时间， 并通过对各个器件在时序上 的设置以产生各个信号，实现了将存储单元阵 列输入的经过位线选择的数据进 行灵敏放大后输出， 即产生数据输出信号， 完成了整个同步 SRAM的时序处 理过程， 能够提高同步 SRAM的工作速度， 使同步 SRAM能工作于更高的频 率。
附图说明
图 1是常用的同步 SRAM的电路图；
图 2是本发明实施例中的同步 SRAM的时序处理示意图；
图 3是本发明实施例中的同步 SRAM的电路图；
图 4是本发明实施例中的同步 SRAM的时序处理波形图。
具体实施方式
本发明实施例提供了一种同步 SRAM的时序处理方法和电路， 够提高同 步 SRAM的工作速度， 使同步 SRAM能工作于更高的频率。
为使得本发明的发明目的、 特征、优点能够更加的明显和易懂， 下面将结 合本发明实施例中的附图，对本发明实施例中 的技术方案进行清楚、 完整地描 述，显然，下面所描述的实施例仅仅是本发明 一部分实施例，而非全部实施例。 基于本发明中的实施例， 本领域的技术人员所获得的所有其他实施例， 都属于 本发明保护的范围。
本发明实施例提供的一种同步 SRAM的时序处理示意图， 如图 2所示。
201、 将地址信号直接输入字线译码器进行逻辑译码 ；
在本发明实施例中， 直接将地址信号输入到字线译码器， 而没有经过地址 锁存器的锁存， 故能够减少时序路径上的锁存延时。
202、 将时钟输入时序产生器产生字线时钟信号， 字线时钟信号经过字线 控制器产生字线门控信号；
203、 在字线门控信号的控制下将字线译码器逻辑译 码的结果即字线译码 信号输入字线脉宽产生器以产生字线信号， 完成字线开启的过程；
204、 将字线信号输入到存储单元阵列， 字线开启会将存储单元阵列保存 的数据输出到位线上， 经过位线选择， 输入到灵敏放大器；
205、 时序产生器在字线信号产生预置的时间后， 将产生灵敏放大器控制 信号输入到灵敏放大器， 开启灵敏放大的过程；
在本发明实施例中，当字线信号产生预置的时 间后产生灵敏放大器控制信 号， 用于控制灵敏放大器的开启， 其中预置的时间也可以由人工设定也可以根 据该时序逻辑而自动产生， 此处不作限定。
206、 灵敏放大器产生灵敏放大完成信号和数据输出 信号， 其中， 灵敏放 大完成信号用于输入给时序产生器以关断字线 时钟信号，从而控制字线门控信 号的关断， 最后控制字线信号的关断，数据输出信号中包 含有灵敏放大器将存 储单元阵列输入的经过位线选择的数据进行灵 敏放大后输出的数据。
需要说明的是， 在本发明实施例中， 另一种优选的方式是， 字线门控信号 的产生和字线译码信号的产生是同时的， 此时， 字线门控信号和字线译码信号 同步产生后就可以输入到字线脉宽产生器产生 字线信号，从而保证同步 SRAM 的工作速度是最快的， 可参见如下实施例的描述。
在本发明实施例中，由于直接将地址信号输入 到字线译码器进行逻辑译码 的， 节省掉了时序路径上地址锁存器的锁存时间， 并通过对各个器件在时序上 的设置以产生各个信号，实现了将存储单元阵 列输入的经过位线选择的数据进 行灵敏放大后输出， 即产生数据输出信号， 完成了整个同步 SRAM的时序处 理过程， 能够提高同步 SRAM的工作速度， 使同步 SRAM能工作于更高的频 率。
本发明实施例另外提供的一种同步 SRAM的电路，如图 3所示的电路图，
301为字线译码器（wordline decoder ), 302为时序产生器（ timing generator ), 303为字线控制器（ wordline control ), 304为字线脉宽产生器（ wordline pulse generator ), 305为存储单元阵列， 306为灵敏放大器（ senser amplifer ), 如图 3所示，产生的同步 SRAM的地址信号（ address )直接进入到字线译码器 301 , 字线译码器 301 对地址信号进行逻辑译码产生字线译码信号， 时钟（clock ) 进入时序产生器 302产生字线时钟信号 （ clock wordline ), 字线时钟信号经过 字线控制器 303 产生字线门控信号， 字线门控信号经过字线脉宽产生器 304 产生字线信号，完成字线开启的过程，从而实 现控制存储单元阵列 305的打开， 存储单元阵列 305打开之后，位线上的位电压张开信号会累积 一定的位线电压 差（bitline split ), 时序产生器 302在字线信号产生预置的时间后， 产生灵敏放 大器控制信号并输入到灵敏放大器 306, 然后灵敏放大器 306由灵敏放大器控 制信号（clock senser )控制开始工作， 一段时间后读数据釆样完成， 反馈灵敏 放大完成信号 （ senser finished )给字线时钟信号并输出数据输出信号。
需要说明的是， 图 3中给出的存储单元阵列 305包括多个单元阵列，但只 是在实际应用中的一种场景而已，此处不作限 定存储单元阵列包括的单元阵列 的个数。
本发明实施例另外给了基于图 2所示的同步 SRAM的时序处理的时序计 算方法，为了清楚的描述时钟信号的建立时间 t s 以及保持时间 t h ,请参阅图 4, 具体说明如下：
ti为从地址信号产生到字线译码器产生译码信 的时间，
t 2 为时钟经过时序产生器产生字线时钟信号 的时间，
t 3 为字线时钟信号经过字线控制器产生字线 门控信号的时间，
t 4 为从字线门控信号经过字线脉宽产生器产 生字线信号的时间，
t 5 为从字线信号产生到时序产生器产生灵敏 放大器控制信号的时间， t 6 为灵敏放大器控制信号经过灵敏放大器产 生灵敏放大完成信号的时间， t 7 为灵敏放大完成信号反馈到时序产生器并 关断字线时钟信号的时间， t 8 为从关断字线时钟信号到控制字线门控信 号关断的时间，
t 9 为地址信号经过字线译码器逻辑译码所用 的时间。
由图 4可知， 地址信号的建立时间 ^满足如下关系：
ts + tl + t s-1 =t 2 + t 3 ,
如图 4所示， 为字线译码信号和字线门控信号之间的时间间 隔， 由于地址信号不经过地址锁存器的锁存，故字 线译码信号和字线门控信号可以 是同步的， 故 可以取最小值 0, 故可得： 地址信号的保持时间 t h 满足如下关系：
t 2 + 1 3 + 1 4 + 1 5 + 1 6 + 1 7 + 1 8 =t h + t 9 + t h-1 ,
如图 4所示， ^为字线译码信号和字线门控信号之间的时间 隔， 由于地址信号不经过地址锁存器的锁存，故字 线译码信号和字线门控信号可以 是同步的， 故 t w 可以取最小值 0, 故可得：
th= t 2 + t 3 + t 4 + t 5 + t 6 + t 7 + t 8 - t 9 。
从以上实施例可以看出， 与现有技术相比， 本发明实施例中没有地址锁存 器，故地址信号不需要首先由地址锁存器进行 锁存， 而是直接进入字线译码器 进行逻辑译码， 在时序路径上减少了锁存（latch )的延时， 并通过对各个器件 在时序上的设置以产生各个信号，实现了将存 储单元阵列输入的经过位线选择 的数据进行灵敏放大后输出， 即产生数据输出信号， 完成了整个同步 SRAM 的时序处理过程， 能够提高同步 SRAM的工作速度， 使同步 SRAM能工作于 更高的频率。
本发明实施例另外给出了一种计算同步 SRAM的工作频率 f sram 的方法， 如下： fsram = l / t cy c t cyc = t s + t ac , 其中， t ac 为从时钟产生到灵敏放大器产生 数据输出信号的时间。， 通过该公式可知访问时间 （ access time ) t ac 在同等条 件减少了一个锁存的延时时间， 更能够明显的得出提高了工作频率 f sram 的结 论。
以上对本发明实施例提供的一种同步 SRAM的时序处理方法和电路进行 以上实施例的说明只是用于帮助理解本发明的 方法及其核心思想； 同时，对于 本领域的一般技术人员，依据本发明的思想， 在具体实施方式及应用范围上均 会有改变之处， 综上所述， 本说明书内容不应理解为对本发明的限制。
Next Patent: METHOD AND DEVICE FOR BALANCING LOAD OF MULTIPROCESSOR SYSTEM