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Title:
TRANSIENT AND DIRECT-CURRENT SYNCHRONOUS TRIGGER TYPE POWER CLAMP ESD PROTECTION CIRCUIT
Document Type and Number:
WIPO Patent Application WO/2014/180184
Kind Code:
A1
Abstract:
A transient and direct-current synchronous trigger type power clamp ESD protection circuit. The ESD protection circuit comprises: a transient trigger module, a direct-current voltage trigger module and a discharge device, wherein the transient trigger module is respectively connected to the direct-current voltage trigger module and the discharge device. When an ESD impact is approaching, the ESD protection circuit can be turned on better and faster, and can effectively avoid the problems of erroneous triggering and latching up caused by quick power-on and high-frequency noise at the same time.

Inventors:
WANG YUAN (CN)
LU GUANGYI (CN)
CAO JIAN (CN)
ZHANG XING (CN)
Application Number:
CN2014/073125
Publication Date:
November 13, 2014
Filing Date:
March 10, 2014
Export Citation:
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Assignee:
UNIV BEIJING (CN)
International Classes:
H02H9/04
Foreign References:
CN103248033A2013-08-14
CN102170118A2011-08-31
CN102136722A2011-07-27
CN102723702A2012-10-10
US20060039093A12006-02-23
US6552886B12003-04-22
Attorney, Agent or Firm:
CN-KNOWHOW INTELLECTUAL PROPERTY AGENT LIMITED (CN)
北京路浩知识产权代理有限公司 (CN)
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Claims:
权利要求

1、 一种瞬态和直流同步触发型电源钳位 ESD保护电路, 其特征在于, 包括: 瞬态触发模块、 直流电压触发模块以及泄放器件;

所述瞬态触发模块, 与所述泄放器件相连接, 用于根据获取到的脉冲的 上升时间判定所述脉冲是否满足 ESD冲击的瞬态判定条件, 若是, 则发送第 一响应信号至所述泄放器件, 所述第一响应信号用于打开所述泄放器件; 所述直流电压触发模块, 与所述瞬态触发模块相连接, 用于根据所述脉 冲的幅值判定所述脉冲是否满足 ESD冲击的直流电压判定条件, 若是, 则发 送第二响应信号至所述瞬态触发模块, 所述瞬态触发模块根据所述第二响应 信号控制所述泄放器件保持开启状态;

所述泄放器件, 用于泄放所述脉冲带来的静电电荷。

2、 根据权利要求 1所述的瞬态和直流同步触发型电源钳位 ESD保护电 路, 其特征在于, 所述瞬态触发模块包括: PMOS晶体管 Mp2, NMOS晶体 管 Mn2与 Μ¾2,电阻 以及电容 C,其中,所述 PMOS晶体管 Μρ2的栅极与所 述 NMOS晶体管 Μη2的栅极相连,所述 NMOS晶体管 Μη2的源级接地,所述 NMOS晶体管 Μη2的漏极与所述 PMOS晶体管 Mp2的漏极相连, 所述 PMOS 晶体管 Mp2的源级与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电 源管脚 VDD相连, 所述 NMOS晶体管 Mft2的源级接地, 所述 NMOS晶体管 Mft2的漏极与所述 PMOS晶体管 Mp2的栅极相连,所述电阻 的一端与所述 瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 VDD相连,所述电 阻 R2的另一端与所述 PMOS晶体管 Mp2的栅极相连, 所述电容 C的一端与 所述 PMOS晶体管 Mp2的栅极相连, 所述电容 C的另一端接地。

3、 根据权利要求 2所述的瞬态和直流同步触发型电源钳位 ESD保护电 路, 其特征在于, 所述直流电压触发模块包括: PMOS 晶体管 Mpl, NMOS 晶体管 Mnl、 Mm与 Mnc,电阻 其中, 所述 PMOS晶体管 Mpl的栅极与所 述 NMOS晶体管 Μηι的栅极相连,所述 NMOS晶体管 Mnl的源级接地,所述 NMOS晶体管 Mnl的漏极与所述 PMOS晶体管 Mpl的漏极相连, 所述 PMOS 晶体管 Mpl的源级与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电 源管脚 VDD相连, 所述 NMOS晶体管 Μω的栅极与所述 PMOS晶体管 Μρ1 的漏极相连, 所述 NMOS晶体管 Mftl的栅极还与所述 NMOS晶体管 Mft2的 栅级相连, 所述 NMOS晶体管 Μω的源级接地, 所述 NMOS晶体管 Mftl的 漏极与所述 PMOS晶体管 Mpl的栅极相连,所述 NMOS晶体管 Mnc的栅极与 所述 PMOS晶体管 Mpl的栅极相连, 所述 NMOS晶体管 Mnc的源级接地, 所 述 NMOS晶体管 Mnc的漏极与所述 NMOS晶体管 Mnc的栅极相连,所述电阻 R:的一端与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 VDD相连, 所述电阻 的另一端与所述 NMOS晶体管 Mnc的栅极相连。

4、 根据权利要求 2或 3所述的瞬态和直流同步触发型电源钳位 ESD保 护电路, 其特征在于, 所述泄放器件为 NMOS晶体管 Mblg, 所述 NMOS晶 体管 Mblg的栅极与所述 PMOS晶体管 Mp2的漏极相连, 所述 NMOS晶体管 Mblg的源级接地, 所述 NMOS晶体管 Mblg的漏极与所述瞬态和直流同步触发 型电源钳位 ESD保护电路的电源管脚 VDD相连。

Description:
说明书 瞬态和直流同步触发型电源钳位 ESD保护电路 技术领域

本发明涉及集成电路芯片静电放电 (Electronic Static Discharge, ESD ) 保护技术领域, 特别涉及一种瞬态和直流同步触发型电源钳位 ESD保护电路。 背景技术

集成电路芯片的防静电冲击设计是芯片能够可 靠工作的必备保障, 有效 的 ESD防护方案要求泄放器件在 ESD冲击来临时迅速进入大电流的泄放状 态, 同时在芯片正常工作时保持关断状态。 芯片的 ESD防护设计一般通过信 号的幅值和上升时间来区分正常工作电压和 ESD冲击, ESD冲击具有上升时 间非常快(在几百皮秒到几十纳秒量级) 和瞬时脉冲幅值很高的特点。 而正 常的工作电压通常上电时间比 ESD冲击慢 4到 5个数量级, 同时幅值电压远 低于 ESD冲击。

芯片的 ESD防护设计自然要涉及到一个泄放器件的触发 机制问题,传统 的器件级别 ESD 防护 设计通常运用 一个栅接地 的 NMOS ( N-Mental-Oxide-Semiconductor, N型金属-氧化物-半导体 )晶体管作为泄放 器件, 当施加到器件漏端的脉冲电压高到一定程度时 , NMOS晶体管体内的 寄生 BJT ( Bipolar Junction Transistor, 双极结型晶体管 )器件打开, 进入电 荷泄放状态。这种设计方案的触发机制是利用 器件体内寄生电流通路的纯 DC ( Direct Current, 直流电)触发机制, 泄放器件是否打开完全由加在漏端的 电压幅值决定, 与脉冲自身的上升时间无关。 这种触发机制的特点是: 设计 比较简单, 无需额外的电路触发, 但是泄放器件开启不够迅速, 同时泄放能 力不够强。

为了解决上述触发机制存在的泄放器件开启不 够迅速和泄放能力不够强 的问题, 设计者常用辅助电路对 ESD冲击进行瞬态识别, 由 RC探测电路根 据脉冲的上升时间来判断冲击是否为 ESD冲击, 若是, 则把泄放器件的栅极 拉高, 让沟道电流参与静电电荷的泄放。 这种触发机制即是纯瞬态触发, 典 型的电路结构如附图 1所示。 纯瞬态触发机制的保护结构有泄放器件在 ESD 冲击来临时开启时间很快的优点, 其泄放电流由泄放器件体内电流和沟道电 流同时承担, 相对于栅接地的保护方案有了更高的保护可靠 性。 但是, 纯瞬 态触发的电源钳位 ESD保护电路对于快速上电和高频噪声很敏感, 易在芯片 正常工作的时候发生误触发现象。 同时, 如附图 1所示, 为了让泄放晶体管 在整个 ESD冲击期间都保持开启状态, 设计者通常会加入额外 NMOS晶体 管 M ft 构成正反馈, 带有反馈机制的纯瞬态触发保护电路又面临误 触发后严 重的闩锁问题。

另外一种泄放器件触发机制是利用电路辅助的 纯 DC触发机制,如附图 2 所示, 这种纯 DC触发机制设计的要义在于: 当芯片正常工作时, 加在 V DD 上是一个相对较低的电压幅值, 二极管接法的 NMOS晶体管 M nc 在把自身漏 端的电压钳位到逻辑高电平, 此时泄放器件 M blg 保持关断状态。 当 ESD冲击 来临时, 加在 V DD 上的电压瞬间达到很高的幅值, 使得 M nc 漏端的电压成为 逻辑低的状态, 经过反相器的驱动, 把泄放器件打开, 进入 ESD泄放模式。 利用电路辅助的纯 DC触发机制有如下特点: 首先是沟道电流和体电流同时 参与电荷的泄放, 具有较高的保护可靠性。 其次对快速上电和高频噪声也不 敏感, 只要设计得当, 基本可以避免正常工作时的误触发问题。 但是纯 DC 触发机制的泄放器件在 ESD 冲击来临时开启较晚, 泄放器件要等到施加在 V DD 上的电压超过其触发电压后才打开, 而在 ESD冲击从零伏特上升到泄放 器件触发电压期间, 芯片仍然暴露在 ESD冲击下, 由此使得纯 DC触发机制 设计方案的可靠性大大减弱。

发明内容

(一) 要解决的技术问题

本发明要解决的技术问题是: 如何有效的把纯瞬态触发机制和纯直流触 发机制结合起来, 同时对 ESD冲击的瞬态和直流条件进行判定, 使得泄放器 件在 ESD冲击来临时, 能快速打开, 具有较高的泄放能力, 也对快速上电和 误触发不敏感, 在芯片正常工作时, 有效避免闩锁现象的发生。 (二)技术方案

为解决上述技术问题, 本发明提供了一种瞬态和直流同步触发型电源 钳 位 ESD保护电路, 包括: 瞬态触发模块、 直流电压触发模块以及泄放器件; 该瞬态触发模块, 与该泄放器件相连接, 用于根据获取到的脉冲的上升 时间判定该脉冲是否满足 ESD冲击的瞬态判定条件, 若是, 则发送第一响应 信号至该泄放器件, 该第一响应信号用于打开该泄放器件;

该直流电压触发模块, 与该瞬态触发模块相连接, 用于根据该脉冲的幅 值判定该脉冲是否满足 ESD冲击的直流电压判定条件, 若是, 则发送第二响 应信号至该瞬态触发模块, 该瞬态触发模块根据该第二响应信号控制该泄 放 器件保持开启状态;

该泄放器件, 用于泄放该脉冲带来的静电电荷。

优选地, 该瞬态触发模块包括:

PMOS晶体管 M p2 , NMOS晶体管 M n2 与 Μ ¾2 ,电阻 R 2 以及电容 C,其中, 该 PMOS晶体管 M p2 的栅极与该 NMOS晶体管 M n2 的栅极相连, 该 NMOS 晶体管 M n2 的源级接地, 该 NMOS晶体管 M n2 的漏极与该 PMOS晶体管 M p2 的漏极相连, 该 PMOS晶体管 M p2 的源级与该瞬态和直流同步触发型电源钳 位 ESD保护电路的电源管脚 V DD 相连, 该 NMOS晶体管 M ft2 的源级接地, 该 NMOS晶体管 M ft2 的漏极与该 PMOS晶体管 M p2 的栅极相连, 该电阻 R 2 的一端与该瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 V DD 相 连, 该电阻 R 2 的另一端与该 PMOS晶体管 M p2 的栅极相连, 该电容 C的一 端与该 PMOS晶体管 M p2 的栅极相连, 该电容 C的另一端接地。

优选地, 该直流电压触发模块包括:

PMOS晶体管 M pl , NMOS晶体管 M nl 、 M ftl 与 M nc ,电阻 其中, 该 PMOS晶体管 M pl 的栅极与该 NMOS晶体管 M nl 的栅极相连,该 NMOS晶体 管 M nl 的源级接地,该 NMOS晶体管 Μ η ι的漏极与该 PMOS晶体管 Μ ρ ι的漏 极相连, 该 PMOS 晶体管 M pl 的源级与该瞬态和直流同步触发型电源钳 位 ESD保护电路的电源管脚 V DD 相连,该 NMOS晶体管 M ftl 的栅极与该 PMOS 晶体管 M pl 的漏极相连, 该 NMOS晶体管 Μ ω 的栅极还与该 NMOS晶体管 M ft2 的栅级相连, 该 NMOS晶体管 M ftl 的源级接地, 该 NMOS晶体管 M ftl 的漏极与该 PMOS晶体管 M pl 的栅极相连,该 NMOS晶体管 M nc 的栅极与该 PMOS晶体管 M pl 的栅极相连, 该 NMOS晶体管 M nc 的源级接地, 该 NMOS 晶体管 M nc 的漏极与该 NMOS晶体管 M nc 的栅极相连,该电阻 的一端与该 瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 V DD 相连,该电阻 Ri的另一端与该 NMOS晶体管 M nc 的栅极相连。

优选地, 该泄放器件 3为 NMOS晶体管 M blg , 该 NMOS晶体管 M blg 的 栅极与该 PMOS晶体管 M p2 的漏极相连, 该 NMOS晶体管 M blg 的源级接地, 该 NMOS晶体管 M blg 的漏极与该瞬态和直流同步触发型电源钳 位 ESD保护 电路的电源管脚 V DD 相连。

(三) 有益效果

本发明实施方式提供的瞬态和直流同步触发型 电源钳位 ESD保护电路, 通过瞬态触发模块来打开泄放器件, 通过直流触发模块来维持泄放器件的导 通, 使得泄放器件由 ESD冲击的瞬态判定条件触发, 在 ESD冲击来临时, 能较好、 较快的打开, 同时, 泄放器件的开启状态由 ESD冲击的直流电压判 定条件来维持, 有效避免了快速上电和高频噪声引起的误触发 和闩锁问题。 附图说明

图 1是现有技术的一种纯瞬态触发电源钳位 ESD保护电路结构示意图; 图 2是现有技术的一种电路辅助纯直流触发电源 位 ESD保护电路结构 示意图;

图 3是按照本发明一种实施方式的瞬态和直流同 触发型电源钳位 ESD 保护电路的结构图;

图 4是按照本发明一种实施方式的瞬态和直流同 触发型电源钳位 ESD 保护电路结构示意图;

图 5是图 1所示电路在电源管脚 V DD 上出现一个低压、 高频噪声时, 电 源管脚 V DD 电压 (V dd )和 M blg 的栅压 (V gmbg ) 随时间变化示意图;

图 6是图 2所示电路中 M blg 的栅压 (V purcDC ) 和图 4所示电路中 ^1 ¾ 的 栅压 (V prop sed ) 随电源管脚 V DD 电压变化的直流回滞扫描特性曲线; 图 7是在 ESD冲击下, 图 2所示电路中 M blg 的栅压 (V purcDC )和图 4所 示电路中 M blg 的栅压 (V prop sed ) 随时间变化的示意图;

图 8是图 4所示电路在电源管脚 V DD 上出现一个低压、 高频噪声时, 电 源管脚 V DD 电压 (V dd )和 M blg 的栅压 (V gmbg ) 随时间变化示意图;

图 9是图 4所示电路在芯片正常上电时, 电源管脚 V DD 电压 (V dd )和

M blg 的栅压 (V gmbg ) 随时间变化示意图。

具体实施方式

下面结合附图和实施例, 对本发明的具体实施方式作进一步详细描述。 以下实施例用于说明本发明, 但不用来限制本发明的范围。

本发明的核心思想是: 通过瞬态触发模块来打开泄放器件、 通过直流触 发模块来维持泄放器件的导通, 在本发明提出的电路中, 利用 ESD冲击的瞬 态判定条件来快速触发泄放器件, 再利用 ESD冲击的直流判定条件来维持泄 放器件的导通状态, 避免了用泄放器件自身的导通状态来作为反馈 条件维持 自身的导通状态,从而可以有效的避免芯片正 常工作时可能遇到的闩锁问题, 同时, 通过将 ESD冲击的瞬态判定条件与 ESD冲击的直流判定条件对接, 等效的给 ESD冲击的直流判定条件的输出电压增加了电压 恢复电路,使得泄 放器件在 ESD冲击来临时更快更好的打开。

图 3是按照本发明一种实施方式的瞬态和直流同 触发型电源钳位 ESD 保护电路的结构图, 包括: 瞬态触发模块 1、 直流电压触发模块 2 以及泄放 器件 3;

所述瞬态触发模块 1 , 与所述泄放器件 3相连接, 用于根据获取到的脉 冲的上升时间判定所述脉冲是否满足 ESD冲击的瞬态判定条件, 若是, 则发 送第一响应信号至所述泄放器件 3, 所述第一响应信号用于打开所述泄放器 件 3;

所述直流电压触发模块 2, 与所述瞬态触发模块 1相连接, 用于根据所 述脉冲的幅值判定所述脉冲是否满足 ESD冲击的直流电压判定条件, 若是, 则发送第二响应信号至所述瞬态触发模块 1 , 所述瞬态触发模块 1根据所述 第二响应信号控制所述泄放器件 3保持开启状态; 所述泄放器件 3, 用于泄放所述脉冲带来的静电电荷。

图 4是按照本发明一种实施方式的瞬态和直流同 触发型电源钳位 ESD 保护电路结构示意图, 其中, 该瞬态触发模块 1包括: PMOS晶体管 M p2 , NMOS晶体管 M n2 与 Mfb 2 ,电阻 R 2 以及电容 C,其中,所述 PMOS晶体管 M p2 的栅极与所述 NMOS晶体管 M n2 的栅极相连,所述 NMOS晶体管 M n2 的源级 接地, 所述 NMOS晶体管 M n2 的漏极与所述 PMOS晶体管 M p2 的漏极相连, 所述 PMOS晶体管 M p2 的源级与所述瞬态和直流同步触发型电源 钳位 ESD保 护电路的电源管脚 V DD 相连,所述 NMOS晶体管 M ft2 的源级接地,所述 NMOS 晶体管 M ft2 的漏极与所述 PMOS晶体管 M p2 的栅极相连, 所述电阻 R 2 的一 端与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 V DD 相 连, 所述电阻 R 2 的另一端与所述 PMOS晶体管 M p2 的栅极相连, 所述电容 C 的一端与所述 PMOS晶体管 M p2 的栅极相连, 所述电容 C的另一端接地。

所述直流电压触发模块 2包括: PMOS晶体管 M pl , NMOS晶体管 M nl 、 Ma!与 M nc ,电阻 R 1 其中,所述 PMOS晶体管 M p i的栅极与所述 NMOS晶体 管 M nl 的栅极相连,所述 NMOS晶体管 M nl 的源级接地,所述 NMOS晶体管 M nl 的漏极与所述 PMOS晶体管 M pl 的漏极相连, 所述 PMOS晶体管 M pl 的 源级与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 V DD 相 连, 所述 NMOS晶体管 M ftl 的栅极与所述 PMOS晶体管 M pl 的漏极相连, 所述 NMOS晶体管 M ftl 的栅极还与所述 NMOS晶体管 M ft2 的栅级相连, 所 述 NMOS 晶体管 M ftl 的源级接地, 所述 NMOS 晶体管 M ftl 的漏极与所述 PMOS晶体管 M pl 的栅极相连, 所述 NMOS晶体管 M nc 的栅极与所述 PMOS 晶体管 M pl 的栅极相连, 所述 NMOS晶体管 M nc 的源级接地, 所述 NMOS 晶体管 M nc 的漏极与所述 NMOS晶体管 M nc 的栅极相连,所述电阻 的一端 与所述瞬态和直流同步触发型电源钳位 ESD保护电路的电源管脚 V DD 相连, 所述电阻 1^的另一端与所述 NMOS晶体管 M nc 的栅极相连。

所述泄放器件 3为 NMOS晶体管 M blg , 所述 NMOS晶体管 M blg 的栅极 与所述 PMOS晶体管 M p2 的漏极相连, 所述 NMOS晶体管 M blg 的源级接地, 所述 NMOS晶体管 M blg 的漏极与所述瞬态和直流同步触发型电源 钳位 ESD 保护电路的电源管脚 V DD 相连。

本实施方式中, 该瞬态触发模块用于根据脉冲的上升时间来判 定脉冲是 否满足 ESD冲击的瞬态判定条件, 若满足, 则发送第一响应信号迅速打开泄 放器件, 该直流电压触发模块用于根据脉冲的幅值来判 定脉冲是否满足 ESD 冲击的直流电压判定条件, 若满足, 则发送第二响应信号给该瞬态触发模块 中的反馈晶体管, 让泄放器件在整个 ESD冲击期间一直处于开启状态, 从而 使该泄放晶体管在 ESD冲击来临时,根据瞬态触发模块和直流电压 触发模块 的发送响应信号进入泄放状态, 有效的泄放 ESD冲击带来的静电电荷, 防止 芯片受到损害。

本实施方式的瞬态和直流同步触发型电源钳位 ESD保护电路利用瞬态判 定条件来快速触发泄放器件, 再利用直流判定条件来维持泄放器件的导通状 态, 这区别于图 2所示电路中, 用泄放器件自身的导通状态来作为反馈条件 维持自身的导通状态, 所以本发明提出的电路结构可以有效的避免图 2所示 电路在芯片正常工作时可能遇到的闩锁问题, 同时, 瞬态判定条件通过该实 施方式中的 NMOS晶体管 ^1 ¾2 与直流判定条件对接,等效的给直流判定 条件 的输出电压增加了电压恢复电路, 使得泄放器件在 ESD冲击来临时更快更好 的打开。

图 5所示是图 1所示电路电源管脚 V DD 上出现一个高频低压噪声时, 泄 放器件 M blg 栅压随时间的变化情况, 在仿真的时候, 釆用一个幅值为 3.3V, 上升时间为 10ns的脉冲来模拟这样的噪声, 可以看到: 此时泄放器件的栅压 基本完全跟随电源电压变化,即是说在幅值如 此低的一个高频噪声的影响下, 泄放器件是会进入 H锁状态的, 这是 ESD设计者所不希望看到的现象。

因为纯瞬态触发机制只是对脉冲的上升时间加 以判定, 所以就存在被高 频、 低压噪声误触发而造成泄放器件闩锁的风险。 本发明正是在这个问题的 基础上引入了通过瞬态触发来打开泄放器件、 通过直流触发来维持泄放器件 的导通这样一个全新的设计理念, 在这样的一个设计理念之下, 当 ESD冲击 的瞬态和直流判定条件都得到满足后, 泄放器件将由 ESD冲击的直流判定条 件维持其开启状态, 使得瞬态触发模块的 RC 时间常数大小与泄放器件在冲 击下的导通时间相脱离, 这样可以把 RC 时间常数做得很小, 以此来减小保 护电路所占的芯片面积, 并降低 RC探测结构对高频噪声响应的概率。

图 6是图 2所示电路中 M blg 的栅压 (V purcDC ) 和图 4所示电路中 ^1 ¾ 的 栅压 (V prop sed ) 随电源管脚 V DD 电压变化的直流回滞扫描特性曲线, 可以看 到: 从直流的角度看, 本发明提出的电路结构相当于在图 2所示电路反相器 输出电压的基础上增加了电压恢复电路, 所以本发明提出的电路结构相对于 图 2所示纯 DC触发型电源钳位 ESD保护电路有较小的开启电压和开启后泄 放器件更高的栅压。

一旦 ESD的瞬态和直流判定条件满足, 本发明提出电路结构泄放器件的 栅压将被一直钳到电源管脚 V DD 的水平, 这时泄放器件的关断将不由瞬态因 素来决定了, 而是随着静电电荷泄放的过程, 电源管脚 V DD 上的电压幅值在 下降, 当电源管脚 V DD 的电压下降到一定程度时, 图 4所示电路 PMOS晶体 管 M pl 的栅压变为逻辑高电平, 通过其后的两级反相器及 NMOS晶体管 M ft2 把泄放器件关断, NMOS晶体管 M ftl 的作用是让泄放器件的直流关断电压小 于直流电压触发模块的触发电压,这样可以使 得静电电荷更加彻底的被泄放, 同时, 泄放器件的直流关断电压应该要大于正常工作 的电源电压, 以防止稳 态的闩锁现象, 从图 6中不难看到, 本发明提出的电路结构满足直流关断电 压大于正常工作的电源电压 (3.3V ) 的条件。

图 7是在 ESD冲击下, 图 2所示电路中 M blg 的栅压 (V purcDC )和图 4所 示电路中 M blg 的栅压(V prop sed )随时间变化的示意图, 当 ESD冲击的瞬态和 直流判定条件都满足后, 本发明提出的电路结构中泄放器件的栅压将会 被钳 制到较高的水平, 其关断由电源线上的电压下降到直流关断点电 压水平来决 定。 从图 7中可以看出: 由于本发明提出的电路结构使用了瞬态触发来 开启 泄放晶体管, 所以本发明中的泄放晶体管在 ESD冲击来临时, 比纯直流触发 的保护电路更快的开启。 同时, 从纯直流的角度看, 本发明提出的电路结构 相当于给图 2所示的泄放器件驱动信号添加了电压恢复电 , 所以本发明提 出的电路结构在 ESD冲击下,泄放晶体管比图 2所示电路结构有更高的栅压。

图 8模拟的是本发明提出的电路结构在一个上升 间为 10ns、 脉冲幅值 为 3.3V 的高频低压噪声下, 泄放器件栅压 (V gmblg ) 随时间的变化。 从图 8 可以看出: 泄放器件对这样一个高频噪声有短暂的响应, 但并没有发生图 5 所示的闩锁现象。 这是因为本发明提出电路泄放器件的开启状态 是由直流判 定条件来维持的, 高频噪声虽然上升时间满足 ESD冲击的瞬态判定条件, 但 由于其不满足直流判定条件, 所以泄放器件只有由 RC 时间常数大小所决定 的响应时间, 在设计时, 可以把瞬态 RC 时间常数设置得比较小, 这样可以 节省版图面积, 同时减小对高频噪声的响应时间。

图 9所示是本发明提出的电路结构在正常上电时 泄放晶体管栅压随时 间的变化情况, 从图中可以看出: 泄放晶体管此时的栅压很小, 对应漏电流 也很小, 符合电源钳位 ESD保护电路的设计要求。

本发明实施方式提供的瞬态和直流同步触发型 电源钳位 ESD保护电路, 通过瞬态触发模块来打开泄放器件, 通过直流触发模块来维持泄放器件的导 通, 使得泄放器件由 ESD冲击的瞬态判定条件触发, 在 ESD冲击来临时, 能较好、 较快的打开, 同时, 泄放器件的开启状态由 ESD冲击的直流电压判 定条件来维持, 有效避免了快速上电和高频噪声引起的误触发 和闩锁问题。

以上实施方式仅用于说明本发明, 而并非对本发明的限制, 有关技术领 域的普通技术人员, 在不脱离本发明的精神和范围的情况下, 还可以做出各 种变化和变型, 因此所有等同的技术方案也属于本发明的范畴 , 本发明的专 利保护范围应由权利要求限定。