本申请要求于 2010 年 11 月 19 日提交中国专利局、 申请号为 201010552589.8、 发明名称为 "沟槽隔离结构及其形成方法"的中国专利申请 的优先权， 其全部内容通过引用结合在本申请中。

技术领域

本发明涉及半导体制造领域， 尤其涉及一种沟槽隔离结构（STI, Shallow Trench Isolation )及其形成方法。

背景技术

随着半导体工艺进入深亚微米时代，注入 MOS晶体管等半导体器件的有源 区 （active area )之间大多采用浅沟槽隔离结构进行隔离。 其具体形成工艺主 要包括： 在半导体基底上通过刻蚀等工艺形成浅沟槽， 所述浅沟槽用于隔离半 导体基底上的有源区； 之后， 在所述浅沟槽中填充介质材料， 所述介质材料填 满所述浅沟槽并覆盖在半导体基底的表面上； 最后，对所述介质材料进行平坦 化，至暴露出所述半导体基底的表面，所述平 坦化的方法可以是化学机械抛光。 在形成所述浅沟槽隔离结构之后，可以在浅沟 槽隔离结构之间的有源区上形成 MOS晶体管等半导体器件。

图 1示出了现有技术形成的浅沟槽隔离结构， 包括： 半导体基底 10; 形成 于所述半导体基底 10中的浅沟槽， 所述浅沟槽中填充有介质层 11 , 在所述浅沟 槽之间的半导体基底 10中还包括有源区， 所述有源区中形成有半导体器件， 如 包括栅极结构、 源区和漏区的 MOS晶体管。 但是， 由于平坦化工艺以及平坦 化之后的清洗工艺等后续步骤的影响， 现有技术的浅沟槽隔离结构中，介质层 11的表面和相邻的半导体基底 10的表面之间会形成有向下的凹陷区，称为边� �� ( Divot ) 12, 边沟容易导致漏电流等问题， 影响半导体器件的性能。 而且随 着器件尺寸的不断减小，边沟的尺寸相对于形 成在浅沟槽隔离结构之间的半导 体器件的尺寸显得越来越大， 对半导体器件性能的影响也越来越严重。

发明内容

本发明解决的问题是提供一种隔离沟槽结构及 其形成方法，减少边沟对器 件性能的影响。

为解决上述问题， 本发明提供了一种隔离沟槽结构， 包括： 半导体基底；

第一沟槽， 形成于所述半导体基底的表面上， 其中填充有外延层， 所述外 延层的表面高于所述半导体基底的表面；

第二沟槽， 形成于所述外延层上， 其中填充有第一介质层， 所述第一介质 层的表面与所述外延层的表面齐平，所述第二 沟槽的宽度小于所述第一沟槽的 宽度。

可选的， 所述半导体基底为硅村底、硅错村底、 III- V族元素化合物村底、 碳化硅村底或其叠层结构， 或绝缘体上硅结构， 或金刚石村底。

可选的， 所述外延层的表面高于所述半导体基底的表面 20nm至 30nm。 可选的， 所述外延层的材料与所述半导体基底的材料不 同。

可选的， 所述半导体基底为硅村底， 所述外延层的材料为碳化硅或硅错。 可选的， 所述外延层包括第一外延层和位于其上的第二 外延层。

可选的， 所述第一外延层的材料与所述半导体基底的材 料不同， 所述第二 外延层的材料与所述半导体基底的材料相同。

可选的， 所述半导体基底为硅村底， 所述第一外延层的材料为碳化硅或硅 锗， 所述第二外延层的材料为单晶硅。

可选的， 所述沟槽隔离结构还包括第三沟槽， 所述第三沟槽形成于所述半 导体基底的表面上， 其延伸方向垂直于所述第一沟槽和第二沟槽的 延伸方向， 所述第三沟槽中填充有第二介质层。

可选的， 所述第二沟槽贯穿所述外延层。

此外， 为解决上述问题， 本发明还提供了一种隔离沟槽结构的形成方法 ， 包括：

提供半导体基底；

在所述半导体基底上形成第一沟槽；

在所述第一沟槽中形成外延层，所述外延层的 表面高于所述半导体基底的 表面；

在所述外延层上形成第二沟槽，所述第二沟槽 的宽度小于所述第一沟槽的 宽度；

在所述第二沟槽中填充第一介质层，所述第一 介质层的表面与所述外延层 的表面齐平。

可选的， 所述半导体基底为硅村底、硅错村底、 III- V族元素化合物村底、 碳化硅村底或其叠层结构， 或绝缘体上硅结构， 或金刚石村底。

可选的， 所述外延层的表面高于所述半导体基底的表面 20nm至 30nm。 可选的， 使用外延生长或固相外延形成所述外延层。

可选的， 所述外延层的材料与所述半导体基底的材料不 同。

可选的， 所述半导体基底为硅村底， 所述外延层的材料为碳化硅或硅错。 可选的， 所述在所述半导体基底上形成第一沟槽包括：

在所述半导体基底的表面上依次形成村垫层和 硬掩膜层；

刻蚀所述村垫层和硬掩膜层， 定义出所述第一沟槽的图形；

以所述硬掩膜层为掩膜，对所述半导体基底进 行刻蚀，形成所述第一沟槽。 可选的， 所述在所述第一沟槽中形成外延层包括：

在所述第一沟槽中形成第一外延层；

在所述第一外延层上形成第二外延层，所述第 二外延层的表面高于所述半 导体基底的表面且低于所述硬掩膜层的表面。

可选的， 所述第一外延层的材料与所述半导体基底的材 料不同， 所述第二 外延层的材料与所述半导体基底的材料相同。

可选的， 所述半导体基底为硅村底， 所述第一外延层的材料为碳化硅或硅 锗， 所述第二外延层的材料为单晶硅。

可选的， 所述形成第二沟槽包括：

在所述第二外延层上方、 所述硬掩膜层的侧壁上形成侧墙；

以所述侧墙为掩膜对所述第二外延层、 第一外延层和半导体基底进行刻 蚀， 形成所述第二沟槽。

可选的， 在所述第二沟槽中填充第一介质层包括：

在所述第二沟槽中填充第一介质层并平坦化， 使其表面与所述硬掩膜层的 表面齐平；

去除所述村垫层、 硬掩膜层、 侧墙、 和高出所述外延层的第一介质层。 可选的， 所述硬掩膜层和侧墙的材料相同，使用湿法刻 蚀同时去除所述硬 掩膜层和侧墙。 可选的， 所述硬掩膜层和侧墙的材料为氮化硅， 所述湿法刻蚀使用的反应 溶液为磷酸溶液。

可选的， 所述沟槽隔离结构的形成方法还包括：

在所述半导体基底的表面上形成第三沟槽，其 延伸方向垂直于所述第一沟 槽和第二沟槽的延伸方向；

在所述第三沟槽中填充第二介质层。

可选的， 所述第二沟槽贯穿所述外延层。

与现有技术相比， 本发明具有以下优点：

本技术方案首先在半导体基底上形成第一沟槽 ，并在第一沟槽中填充外延 层， 所述外延层的表面高于所述半导体基底的表面 ，之后在所述外延层上形成 第二沟槽并在其中填充第一介质层， 所述第二沟槽的宽度小于第一沟槽的宽 度， 由于所述第二沟槽的宽度较小，使得第一介质 层和外延层之间的边沟的尺 寸较小， 利于减少边沟对半导体器件性能的影响。

此外， 由于所述外延层的表面高于半导体基底的表面 ，使得第二沟槽中填 充的第一介质层与外延层之间的边沟也相应的 高于半导体基底的表面，而半导 体器件是形成在沟槽隔离结构之间的半导体基 底的表面上的，因此也有利于减 弱边沟对半导体器件性能的影响。

进一步的， 本技术方案中所述外延层的材料与半导体基底 的材料不同，从 而可以对半导体基底产生应力， 有利于改善半导体器件的性能。

附图说明

图 1是现有技术形成的浅沟槽隔离结构的剖面图� �

图 2是本发明的沟槽隔离结构的形成方法的实施� �的流程图；

图 3至图 12是本发明的沟槽隔离结构的形成方法的实施� ��的中间结构的 剖面图；

图 13至图 15是本发明的沟槽隔离结构的形成方法的实施� ��的中间结构的 俯视图。

具体实施方式

现有技术形成的浅沟槽隔离结构中，填充在浅 沟槽中的介质层的表面和半 导体基底表面之间存在边沟， 会导致漏电流， 影响半导体器件的性能。 本技术方案首先在半导体基底上形成第一沟槽 ，并在第一沟槽中填充外延 层， 所述外延层的表面高于所述半导体基底的表面 ，之后在所述外延层上形成 第二沟槽并在其中填充第一介质层， 所述第二沟槽的宽度小于第一沟槽的宽 度， 由于所述第二沟槽的宽度较小，使得第一介质 层和外延层之间的边沟的尺 寸较小， 利于减少边沟对半导体器件性能的影响。

此外， 由于所述外延层的表面高于半导体基底的表面 ，使得第二沟槽中填 充的第一介质层与外延层之间的边沟也相应的 高于半导体基底的表面，而半导 体器件是形成在沟槽隔离结构之间的半导体基 底的表面上的，因此也有利于减 弱边沟对半导体器件性能的影响。

进一步的， 本技术方案中所述外延层的材料与半导体基底 的材料不同，从 而可以对半导体基底产生应力， 有利于改善半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为 明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解 本发明。但是本发明能够以 多种不同于在此描述的其它方式来实施，本领 域技术人员可以在不违背本发明 内涵的情况下做类似推广。 因此本发明不受下面公开的具体实施方式的限 制。

图 2 示出了本实施例的沟槽隔离结构的形成方法的 流程示意图， 如图 2 所示， 包括：

步骤 S21 , 提供半导体基底；

步骤 S22, 在所述半导体基底上形成第一沟槽；

步骤 S23 , 在所述第一沟槽中形成外延层， 所述外延层的表面高于所述半 导体基底的表面；

步骤 S24, 在所述外延层上形成第二沟槽， 所述第二沟槽的宽度小于所述 第一沟槽的宽度；

步骤 S25 , 在所述第二沟槽中填充第一介质层， 所述第一介质层的表面与 所述外延层的表面齐平。

图 3至图 12示出了本实施例的沟槽隔离结构的形成方法� ��中间结构的剖 面图，图 13至图 15示出了本实施例的沟槽隔离结构的形成方法� ��中间结构的 俯视图， 下面结合图 2和图 3至图 15对本实施例进行详细描述。 结合图 2和图 3 , 执行步骤 S21 , 提供半导体基底。 具体的， 提供半导体 基底 20, 所述半导体基底 20可以为硅村底、 硅错村底、 III-V族元素化合物 村底（如砷化镓、 磷化铟、 氮化镓等）、 碳化硅村底或其叠层结构， 或绝缘体 上硅结构， 或金刚石村底， 或本领域技术人员公知的其他半导体村底。 本实施 例中所述半导体基底 20为硅村底， 其上还依次形成有村垫层 21和硬掩膜层 22, 所述村垫层 21的材料可以为氧化硅， 所述硬掩膜层 22的材料可以为氮化 硅。

结合图 2和图 3至图 5 , 执行步骤 S22, 在所述半导体基底上形成第一沟 槽。 具体的， 首先参考图 3 , 对所述村垫层 21和硬掩膜层 22进行刻蚀， 定义 出第一沟槽 23的图形，刻蚀过程可以包括在所述硬掩膜层 22上形成光刻胶层 (图中未示出），对所述光刻胶层进行图形化� �定义出所述第一沟槽 23的图形； 之后， 参考图 4, 以所述图形化后的光刻胶层为掩膜对硬掩膜层 22和村垫层 21进行刻蚀， 将所述第一沟槽 23的图形转移至硬掩膜层 22和村垫层 21上； 再之后通过灰化（ashing )等方法去除所述光刻胶层。 之后参考图 5 , 以所述 硬掩膜层 22为掩膜， 对所述半导体基底 20进行刻蚀， 形成所述第一沟槽 23 , 刻蚀方法可以是湿法刻蚀、 干法刻蚀等。

结合图 2和图 6, 执行步骤 S23 , 在所述第一沟槽中形成外延层， 所述外 延层的表面高于所述半导体基底的表面。 具体的， 在所述第一沟槽 23中形成 外延层，所述外延层包括第一外延层 24和位于第一外延层 24之上的第二外延 层 25 , 所述第二外延层 25的表面高于所述半导体基底 20的表面。 所述外延 层的形成方法可以包括： 在所述沟槽 23中形成第一外延层 24, 形成方法可以 是外延生长， 固相外延或本领域技术人员公知的其他方法； 之后在所述第一外 延层 24上形成第二外延层 25 , 其形成方法可以是外延生长， 固相外延或本领 域技术人员公知的其他方法， 所述第二外延层 25的表面高于所述半导体基底 20的表面， 且低于所述硬掩膜层 22的表面。

所述第一外延层 24的材料可以与所述半导体基底 20的材料相同，也可以 不同， 本实施例中， 所述第一外延层 24的材料与所述半导体基底 20的材料不 同，可以是碳化硅或硅错。第一外延层 24的材料与半导体基底 20的材料不同， 因而二者的晶格常数 ( lattice constant )也不同， 使得所述第一外延层 24可以 对半导体基底 20产生应力， 如由娃错产生的压应力（ compressive stress )或由 碳化硅产生的张应力（ tensile stress ), 沿沟道方向的压应力可以增强 PMOS晶 体管的性能， 沿沟道方向的张应力可以增强 NMOS晶体管的性能。 所述第二 外延层 25的材料可以与所述半导体基底 20的材料相同，也可以不同， 本实施 例中， 所述第二外延层 25的材料与半导体基底 20相同， 为单晶硅。

需要明确的是， 在其他具体实施例中， 所述外延层也可以为单层的结构， 通过外延生长、 固相外延等方法形成在所述沟槽 23中， 其表面高于半导体基 底 20的表面。 与上述理由类似的， 所述单层结构的外延层的材料可以与所述 半导体基底 20的材料相同或不同，选用不同的材料可以对� ��导体基底 20产生 应力， 增强形成在半导体基底 20上的半导体器件的性能。

结合图 2和图 7至图 9, 执行步骤 S24, 在所述外延层上形成第二沟槽， 所述第二沟槽的宽度小于所述第一沟槽的宽度 。

具体的， 首先参考图 7, 形成介质材料层 26, 覆盖所述第二外延层 25的 表面以及所述硬掩膜层 22的表面和侧壁，所述介质材料层 26的形成方法可以 是化学气相沉积， 其材料可以是氧化硅、 氮化硅等， 本实施例中， 所述介质材 料层 26和所述硬掩膜层 22的材料相同， 为氮化硅。

参考图 8, 对所述介质材料层进行各向异性刻蚀， 如干法刻蚀， 在所述硬 掩膜层 22的侧壁、 第二外延层 25的表面上形成侧墙 26a。

参考图 9, 以所述侧墙 26a为掩膜， 对所述第二外延层 25、 第一外延层 24和半导体基底 20进行刻蚀， 形成第二沟槽 27。所述刻蚀方法可以是干法刻 蚀、 湿法刻蚀等， 所述第二沟槽 27形成于所述第一外延层 24、 第二外延层 25 中， 其底部暴露出所述第一外延层 24。 由于是以所述侧墙 26a为掩膜进行刻 蚀， 因此所述第二沟槽 27的宽度 w小于所述第一沟槽 23的宽度 W, 而且在 具体实施例中可以通过调节图 7中介质材料层 26的厚度来调节侧墙 26a的厚 度， 从而调整第二沟槽 27的宽度 w。

在其他具体实施例中， 所述第二沟槽 27还可以贯穿所述外延层， 即所述 第二沟槽 27的深度大于所述第一外延层 24和第二外延层 25的总厚度， 其底 部暴露出所述半导体基底 20。

结合图 2和图 10至图 12, 执行步骤 S25 , 在所述第二沟槽中填充第一介 质层， 所述第一介质层的表面与所述外延层的表面齐 平。

具体的， 首先参考图 10, 在所述第二沟槽中填充第一介质层 28并对其进 行平坦化，使其表面与所述硬掩膜层 22的表面齐平。所述第一介质层 28的材 料可以是氧化硅、 氮化硅或其叠层结构， 或本领域技术人员公知的其他介质材 料， 本实施例中所述第一介质层 28的材料为氧化硅， 其形成方法为化学气相 沉积。 所述平坦化方法可以是化学机械抛光 ( CMP )。

参考图 11 , 去除所述侧墙和硬掩膜层， 暴露出所述第二外延层 25和村垫 层 21。 由于本实施例中所述硬掩膜层和侧墙的材料相 同， 都为氮化硅， 因此 可以使用湿法刻蚀将二者同时去除， 筒化了工艺步骤， 所述湿法刻蚀中使用的 反应溶液为热磷酸溶液。

参考图 12, 去除所述村垫层和高出第二外延层 25的第一介质层 28,暴露 出所述半导体基底 20的表面，使得所述第一介质层 28的表面与所述第二外延 层 25 的表面齐平。 可以采用湿法刻蚀去除所述村垫层和高出第二 外延层 25 的第一介质层 28 , 所述湿法刻蚀的反应溶液可以为氢氟酸溶液； 当然， 也可 以采用干法刻蚀对所述村垫层和高出第二外延 层 25表面的第一介质层 28进行 刻蚀， 将之去除。

至此， 本实施例形成的沟槽隔离结构的剖面图如图 12所示， 俯视图如图 13所示， 包括： 半导体基底 20; 第一沟槽， 所述第一沟槽形成于所述半导体 基底 20的表面上， 其中填充第一外延层 24和第二外延层 25 , 所述第二外延 层 25的表面高于所述半导体基底 20的表面； 第二沟槽， 形成于所述第一外延 层 24和第二外延层 25上， 其中填充有第一介质层 28, 所述第一介质层 28的 表面与所述第二外延层 25的表面齐平， 所述第二沟槽的宽度小于所述第一沟 槽的宽度。

当然，在其他具体实施例中， 填充在所述第一沟槽中的外延层还可以为单 层结构， 所述外延层的表面高于半导体基底 20 的表面， 所述第一介质层 28 的表面与所述外延层的表面齐平。此外，所述 第二沟槽还可以贯穿所述外延层。

本实施例的沟槽隔离结构还可以包括第三沟槽 ,其延伸方向与所述第一沟 槽和第二沟槽的延伸方向垂直。 参考俯视图图 14, 在所述半导体基底 20上形 成第三沟槽，所述第三沟槽的延伸方向垂直于 所述第一沟槽和第二沟槽的延伸 方向， 所述第三沟槽中填充有第二介质层 29, 所述第二介质层 29的材料可以 与所述第一介质层 28的材料相同或不同。 之后参考俯视图图 15 , 在所述半导 体基底 20的表面上形成栅堆叠 30, 包括栅介质层和位于栅介质层之上的栅电 极， 所述栅堆叠结构 30的延伸方向与所述第一沟槽和第二沟槽的延� ��方向平 行。之后，还可以在所述栅堆叠结构 30两侧的半导体基底 20中形成源区和漏 区 （图中未示出）， 以构成 MOS晶体管。

结合图 12, 由于所述第二沟槽的宽度小于第一沟槽的宽度 ， 使得暴露在 表面上的第二沟槽中的第一介质层 28的表面积较小， 相应的， 第一介质层 28 与第二外延层 25之间的边沟 （图中未示出） 的尺寸也较小， 减弱了对半导体 器件的性能的影响。 此外， 由于所述第二外延层 25的表面高于所述半导体基 底 20的表面， 使得所述第二沟槽中填充的第一介质层 28与第二外延层 25之 间的边沟的位置也相应的高于所述半导体基底 20的表面， 减弱了对形成在半 导体基底 20上的 MOS晶体管等半导体器件性能的影响。

进一步的， 所述第一沟槽中的外延层的材料可以和半导体 基底 20的材料 不同， 本实施例中， 第一沟槽中的第一外延层 24的材料与半导体基底 20的材 料不同， 根据后续形成的 MOS晶体管的类型， 对于 PMOS晶体管， 可以选择 第一外延层 24的晶格常数大于半导体基底 20的晶格常数， 以产生压应力， 改 善 PMOS晶体管的性能；对于 NMOS晶体管，可以选择第一外延层 24的晶格 常数小于半导体基底 20的晶格常数， 以产生张应力， 改善 NMOS晶体管的性 能。

本发明虽然已以较佳实施例公开如上，但其并 不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围 内，都可以利用上述揭示的方法 和技术内容对本发明技术方案做出可能的变动 和修改， 因此， 凡是未脱离本发 改、 等同变化及修饰， 均属于本发明技术方案的保护范围。