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Title:
VARIABLE RESISTANCE ELEMENT, NONVOLATILE SWITCHING ELEMENT, AND VARIABLE RESISTANCE MEMORY DEVICE
Document Type and Number:
WIPO Patent Application WO/2008/126366
Kind Code:
A1
Abstract:
Disclosed is a variable resistance element comprising a first electrode (2), a second electrode (4), and a variable resistance layer (3) which is arranged between the first electrode and the second electrode and electrically connected with the first electrode and the second electrode. The variable resistance layer is made of a material containing TaOX (1.6 ≤ X ≤ 2.2). In this variable resistance element, the electrical resistance between the first electrode and the second electrode is decreased when a first voltage pulse having a first voltage is applied between the first electrode and the second electrode, while the electrical resistance between the first electrode and the second electrode is increased when a second voltage pulse having a second voltage of the same polarity as the first voltage is applied between the first electrode and the second electrode.

Inventors:
MURAOKA SHUNSAKU
OSANO KOICHI
FUJII SATORU
Application Number:
PCT/JP2008/000768
Publication Date:
October 23, 2008
Filing Date:
March 27, 2008
Export Citation:
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Assignee:
PANASONIC CORP (JP)
MURAOKA SHUNSAKU
OSANO KOICHI
FUJII SATORU
International Classes:
H01L27/10; G11C13/00; H01L45/00; H01L49/00
Domestic Patent References:
WO2008059701A12008-05-22
WO2007013174A12007-02-01
WO2006115208A12006-11-02
WO2006077747A12006-07-27
Foreign References:
JP2002537627A2002-11-05
JP2006202411A2006-08-03
Attorney, Agent or Firm:
PATENT CORPORATE BODY ARCO PATENT OFFICE (Bo-eki Bldg. 123-1 Higashimachi,Chuo-k, Kobe-shi Hyogo 31, JP)
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Claims:
 第1電極と、
 第2電極と、
 前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層とを備え、
 前記抵抗変化層はTaO X (1.6≦X≦2.2)を含む材料で構成され、
 前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が低下し、
 前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が上昇する、抵抗変化型素子。
前記第1電圧パルスのパルス幅は第1のパルス幅であり、前記第2電圧パルスのパルス幅は第2のパルス幅であり、前記第1のパルス幅よりも前記第2のパルス幅が長い、請求項1に記載の抵抗変化型素子。
 Xが1.9以上2.2以下である請求項1に記載の抵抗変化型素子。
 第1電極と、
 第2電極と、
 前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層とを備え、
 前記抵抗変化層はTaO X (1.9≦X≦2.2)を含む材料で構成され、
 前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が低下し、
 前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が上昇する、不揮発性スイッチング素子。
前記第1電極または前記第2電極に電気的に接続された整流素子をさらに備えた、請求項1に記載の抵抗変化型素子。
前記整流素子がダイオードである、請求項5に記載の抵抗変化型素子。
前記第1電極および前記第2電極のうちの少なくとも何れか一方が、Ag、Au、Pt、Ir、TiN、TiAlN、Cuよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項1に記載の抵抗変化型素子。
請求項1に記載の抵抗変化型素子と、
 電圧パルス印加装置とを備え、
 前記電圧パルス印加装置は、前記第1電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第2電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
請求項1に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
 前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
 電圧パルス印加装置とを備え、
 前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスまたは前記第2電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。

 半導体基板と、
 前記半導体基板上に互いに平行に形成された複数の第1の配線と、
 前記複数の第1の配線に立体交差するように、かつ互いに平行に形成された複数の第2の配線と、
 複数の第1の配線と前記複数の第2の配線との立体交差点のそれぞれに、請求項1に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を2次元状に形成したメモリアレイと、
 特定の前記第1の配線を選択するように構成された第1の配線選択装置と、
 特定の前記第1の配線を選択するように構成された第2の配線選択装置と、
 電圧パルス印加装置とを備え、
 前記電圧パルス印加装置は、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第2電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
Description:
抵抗変化型素子、不揮発性スイ チング素子、および抵抗変化型記憶装置


 本発明は、抵抗変化型素子および抵抗変化 記憶装置に関する。より詳しくは、印加さ る電圧パルスに応じて電気抵抗が変化する 抗変化型素子、不揮発性スイッチング素子 および抵抗変化型記憶装置に関する。


 電子機器におけるデジタル技術の進展に伴 、画像などのデータを保存するため、不揮 性抵抗変化型素子の大容量化、書き込み電 の低減、書き込み/読み出し時間の高速化、 および長寿命化の要求が高まっている。こう した要求に対して、既存のフローティングゲ ートを用いたFLASHメモリの微細化には限界が ると言われている。

 上記要求に応えることのできる可能性のあ 第1の従来技術として、ペロブスカイト材料 (例えば、Pr (1-x) Ca X MnO 3 [PCMO]、LaSrMnO 3 [LSMO]、GdBaCo X O Y [GBCO]など)を用いた不揮発性抵抗変化型素子 提案されている(特許文献1)。この技術は、 ロブスカイト材料に所定の電圧パルス(継続 間の短い波状の電圧)を印加してその抵抗値 を増大または減少させ、変化する抵抗値にデ ータを対応させることによってデータを記憶 させるというものである。

 同極性の電圧パルスで抵抗値を切り換える とを可能とする第2の従来技術として、遷移 金属酸化物(NiO、V 2 O、ZnO、Nb 2 O 5 、TiO 2 、WO 3 、またはCoO
)の膜に上記電圧パルスを印加することによ 、当該遷移金属酸化膜の抵抗値が変化する とを利用した不揮発性抵抗変化型素子もあ (特許文献2参照)。遷移金属酸化物膜を用い 抵抗変化型素子では、ダイオードを用いた ロスポイント型メモリアレイを積層した構 が実現されている。

米国特許第6204139号明細書

特開2004-363604号公報

 しかしながら、前記第1の従来技術において は、動作の安定性や再現性が不十分であった 。(Pr 0.7 Ca 0.3 MnO 3 )のようなペロブスカイト構造を有する酸化 結晶では、その結晶化のために通常650℃~850 という高温を必要とするため、半導体製造 ロセスに導入すると、他の材料が劣化する いう問題もあった。

 メモリアレイを大容量化するための方策 一つは、複数のメモリアレイを積層するこ である。メモリアレイを積層するためには メモリアレイをクロスポイント構造により 成することが有望である。クロスポイント 造のメモリアレイでは、隣接するメモリセ の間でのクロストーク(リーク電流)を防止 る必要がある。クロストーク防止には、各 モリセルに記憶素子と直列にダイオードを 設することが有効である。極性の異なる電 パルスで抵抗値を切り換える場合、いずれ 方向にも電流が流れる必要があり、双方向 流制限素子(印加電圧の絶対値が臨界電圧未 では抵抗値が大きく、印加電圧の絶対値が 界電圧以上では抵抗値が極端に小さくなる 子:例えば、バリスタ)が必要となる。双方 電流制限素子は構成が複雑であり、また双 向電流制限素子を用いたとしても抵抗変化 素子の抵抗値との関係など設計が困難であ という問題点がある。

 しかし、クロスポイント型メモリアレイを 成するためには、ダイオードを用いて書き み可能であることが望ましいが、ダイオー を利用するためには、書き込み時の電圧パ スが全て同じ極性である(ユニポーラ駆動可 能である)という特性を有することが望まし 。しかし、かかる特性を有する抵抗変化型 子は数種類しか知られておらず、これまで ユニポーラ動作をする材料としては、NiO、V 2 O、ZnO、Nb 2 O 5 、TiO 2 、WO 3 、CoO、Fe 2 O 3 が知られているのみで、同様にユニポーラ駆 動可能である他の抵抗変化型素子の開発が待 ち望まれていた。

 本発明は、上記問題点に鑑みて成された 明であり、低温で製造可能であり、かつ書 込み時の電圧パルスが全て同じ極性である( ユニポーラ駆動可能である)という特性を有 る新規な抵抗変化型素子およびこれを用い 抵抗変化型記憶装置を提供することを目的 する。


 本発明者らは、抵抗変化型素子の抵抗変化 に用いられる材料を鋭意検討した。その結 、アモルファス構造を有するTaO X のXが所定の範囲内にある材料を抵抗変化層 用いると、ユニポーラ駆動が可能となるこ が判明した。かかる構成では、製造温度が めて低い(例えば室温)ことも判明した。

 前記第2の従来技術においては、抵抗変化層 が安定して所定の抵抗値を示すようにするた めに、製造(層形成)後に高い電圧を印可する ォーミングと呼ばれる動作が必要であった 各素子毎にフォーミングをするとなると、 常に多くの素子を有する抵抗変化型記憶装 などの製造に長い時間が必要となるという 題があった。本発明において、フォーミン の要否を検討した結果、ユニポーラ駆動が 能なTaO X においては、フォーミングが不要であること が判明した。

 すなわち、本発明の抵抗変化型素子は、第1 電極と、第2電極と、前記第1電極と前記第2電 極との間に配設され前記第1電極と前記第2電 とに電気的に接続された抵抗変化層とを備 、前記抵抗変化層はTaO X (1.6≦X≦2.2)を含む材料で構成され、前記第1 極と前記第2電極との間に第1の電圧を有する 第1電圧パルスを印加することで前記第1電極 前記第2電極との間の電気抵抗が低下し、前 記第1電極と前記第2電極との間に前記第1の電 圧と極性が同じである第2の電圧を有する第2 圧パルスを印加することで前記第1電極と前 記第2電極との間の電気抵抗が上昇する、抵 変化型素子である。

 かかる構成では、低温で製造可能であり かつ書き込み時の電圧パルスが全て同じ極 である(ユニポーラ駆動可能である)という 性を有する新規な抵抗変化型素子が提供可 であり、かつ、上記抵抗変化型素子を製造 る際に、フォーミングが不要となる。

 上記抵抗変化型素子において、前記第1電 圧パルスのパルス幅は第1のパルス幅であり 前記第2電圧パルスのパルス幅は第2のパルス 幅であり、前記第1のパルス幅よりも前記第2 パルス幅が長くてもよい。

 かかる構成では、高抵抗状態への書き込み 確実に実行可能となる。

 上記抵抗変化型素子において、Xが1.9以上2.2 以下であってもよい。

 かかる構成では、電圧パルスによる抵抗値 変化が5桁以上あるので、良好な抵抗変化特 性を実現できる。

 また本発明の不揮発性スイッチング素子は 第1電極と、第2電極と、前記第1電極と前記 2電極との間に配設され前記第1電極と前記 2電極とに電気的に接続された抵抗変化層と 備え、前記抵抗変化層はTaO X (1.9≦X≦2.2)を含む材料で構成され、前記第1 極と前記第2電極との間に第1の電圧を有する 第1電圧パルスを印加することで前記第1電極 前記第2電極との間の電気抵抗が低下し、前 記第1電極と前記第2電極との間に前記第1の電 圧と極性が同じである第2の電圧を有する第2 圧パルスを印加することで前記第1電極と前 記第2電極との間の電気抵抗が上昇する。

 かかる構成では、電圧パルスによる抵抗値 変化が5桁以上あるので、良好なスイッチン グ特性を有する不揮発性スイッチング素子と して利用することができる。

 上記抵抗変化型素子において、前記第1電 極または前記第2電極に電気的に接続された 流素子をさらに備えてもよい。上記抵抗変 型素子において、前記整流素子がダイオー であってもよい。

 かかる構成では、整流素子またはダイオ ドを備えることで、抵抗変化型素子をクロ ポイントメモリに適用可能となる。

 上記抵抗変化型素子において、前記第1電 極および前記第2電極のうちの少なくとも何 か一方が、Ag、Au、Pt、Ir、TiN、TiAlN、Cuより る群から選ばれた一つあるいは複数の材料 用いて構成された電極であってもよい。

 かかる構成では、安定した動作が可能な 抗変化型素子を提供できる。

 上記抵抗変化型素子において、前記抵抗 化層の厚みが200nm以下であってもよい。

 かかる構成では、パターンニングプロセ においてリソグラフィーを使用する場合に 加工し易くなり、抵抗変化型素子の抵抗値 変化させる電圧パルスの電圧値を低くする とが可能となる。

 また、本発明の抵抗変化型記憶装置は、 記抵抗変化型素子と、電圧パルス印加装置 を備え、前記電圧パルス印加装置は、前記 1電圧パルスを印加することにより、前記抵 抗変化型素子を低抵抗状態へと変化させ、前 記第2電圧パルスを印加することにより、前 抵抗変化型素子を高抵抗状態へと変化させ ことにより、前記抵抗変化型素子の抵抗状 に対応させてデータを記憶するように構成 れていてもよい。

 かかる構成では、電圧パルス印加装置の 御により、抵抗変化型素子に2値データを記 憶させることができる。

 また、本発明の抵抗変化型記憶装置は、 記抵抗変化型素子をそれぞれのメモリセル 備えたクロスポイント型のメモリアレイと 前記メモリアレイの特定のメモリセルを選 するように構成されたメモリセル選択装置 、電圧パルス印加装置とを備え、前記電圧 ルス印加装置は、前記メモリセル選択装置 より選択されたメモリセルの前記第1電極と 前記第2電極との間に前記第1電圧パルスまた 前記第2電圧パルスを印加することにより、 前記抵抗値の変化に対応して、データを前記 抵抗変化型素子に記憶するように構成されて いる。

 かかる構成では、クロスポイント型メモ アレイが実現されることとなり、メモリア イの積層が容易となって集積度を向上でき 。

 また、本発明の抵抗変化型記憶装置は、 導体基板と、前記半導体基板上に互いに平 に形成された複数の第1の配線と、前記複数 の第1の配線に立体交差するように、かつ互 に平行に形成された複数の第2の配線と、複 の第1の配線と前記複数の第2の配線との立 交差点のそれぞれに、上記抵抗変化型素子 整流素子とが直列に接続されたメモリ素子 形成すると共に、前記メモリ素子を2次元状 形成したメモリアレイと、特定の前記第1の 配線を選択するように構成された第1の配線 択装置と、特定の前記第1の配線を選択する うに構成された第2の配線選択装置と、電圧 パルス印加装置とを備え、前記電圧パルス印 加装置は、前記第1の配線選択装置により選 された第1の配線と前記第2の配線選択装置に より選択された第2の配線とに接続されてい メモリセルの前記第1電極と前記第2電極との 間に前記第1電圧パルスを印加することによ 前記抵抗変化型素子を低抵抗状態へと変化 せ、前記第1の配線選択装置により選択され 第1の配線と前記第2の配線選択装置により 択された第2の配線とに接続されているメモ セルの前記第1電極と前記第2電極との間に 記第2電圧パルスを印加することにより、前 抵抗変化型素子を高抵抗状態へと変化させ ことにより、前記抵抗変化型素子の抵抗状 に対応させてデータを記憶するように構成 れている。

 かかる構成では、2値データ記憶型のクロ スポイント型メモリアレイが実現されること となり、メモリアレイの積層が容易となって 集積度を向上できる。

 本発明の上記目的、他の目的、特徴、及 利点は、添付図面参照の下、以下の好適な 施態様の詳細な説明から明らかにされる。


 本発明は、上記のような構成を有すること より、低温で製造可能であり、かつ書き込 時の電圧パルスが全て同じ極性である(ユニ ポーラ駆動可能である)という特性を有する 規な抵抗変化型素子およびこれを用いた抵 変化型記憶装置を提供することが可能とな 。


本発明の第1実施形態に係る抵抗変化型 素子の構成の一例を示した模式図 本発明の第1実施形態に係る抵抗変化型 素子を動作させる回路の一例を示す図 本発明の第1実施形態に係る抵抗変化型 素子にデータを書き込む場合における動作を 示す図 本発明の第1実施形態に係る抵抗変化型 素子にデータを書き込む際の抵抗値変化を示 す図 本発明の第1実施形態に係る抵抗変化型 素子に書き込まれたデータを読み出す場合に おける動作を示す図 本発明の第1実施形態に係る抵抗変化型 素子において、読み出し時に回路を流れる電 流と抵抗変化型素子の抵抗値との関係を示す 図 本発明の実施例1に係る抵抗変化型素子 に対して電圧パルスを印加したときの抵抗値 変化を示す図 本発明の実施例2に係る抵抗変化型素子 に対して電圧パルスを印加したときの抵抗値 変化を示す図 本発明の実施例3に係る抵抗変化型素子 に対して電圧パルスを印加したときの抵抗値 変化を示す図 本発明の実施例3で得られた抵抗変化 素子に対し、約1000回の低抵抗状態への書き み動作(電圧パルス:+5.5V、100ns)と高抵抗状態 への書き込み動作(電圧パルス:+3.0V、1ms)を繰 返した時の抵抗値変化を示す図 比較例1の抵抗変化型素子に対して電 パルスを印加したときの抵抗値変化を示す 比較例2の抵抗変化型素子に対して電 パルスを印加したときの抵抗値変化を示す 本発明の第2実施形態に係る抵抗変化 記憶装置の一構成例を示したブロック図

符号の説明

 1  基板
 2  下部電極
 3  抵抗変化層
 4  上部電極
 5  電極
 6  抵抗変化型素子
 7  整流素子
 10  抵抗変化型素子
 11  第1端子
 12  第2端子
 100  抵抗変化型記憶装置
 101  メモリアレイ
 102  アドレスバッファ
 103  制御部
 104  行デコーダ
 105  ワード線ドライバ
 106  列デコーダ
 107  ビット線ドライバ
 W1,W2,W3  ワード線
 B1,B2,B3  ビット線
 MC11,MC12,MC13,MC21,MC22,MC23,MC31,MC32,MC33  メモリ ル


 以下、本発明の実施形態を、図面を参照し 詳しく説明する。なお、図中同一または相 部分には同一の符号を付しその説明は省略 る場合がある。

 (第1実施形態)
 [構成]
 図1は、本発明の第1実施形態の抵抗変化型 子の構成の一例を示した模式図である。

 図1に示すように、本実施形態の抵抗変化 型素子10は、基板1と、基板1の上に形成され 下部電極2(第1電極)と、下部電極2の上に形成 された抵抗変化層3と、抵抗変化層3の上に形 された上部電極4(第2電極)と、を備える。下 部電極2と上部電極4とは、それぞれ抵抗変化 3に電気的に接続されている。なお、上部電 極4が第1電極、下部電極2が第2電極であって よい。

 基板1は、例えばシリコン基板により構成 される。

 下部電極2および上部電極4は、例えば、Ag (銀)、Au(金)、Pt(白金)、Ir(イリジウム)、TiN(窒 化チタン)、TiAlN(窒化チタンアルミニウム)、C u(銅)よりなる群から選ばれた一つあるいは複 数の材料を用いて構成することができる。

 抵抗変化層3は、TaO X の化学式で表されるアモルファス構造を有す る材料よりなることが好ましい。なお、抵抗 変化層3がTaO X の化学式で表されるアモルファス構造を有す る材料を含んでいればよい。また、必ずしも TaO X はアモルファス構造である必要はなく、多数 の微細な結晶を含んでいてもよい。実施例に おいて抵抗変化層3のX線回折のピークはブロ ドになった。かかるブロードなピークは原 として抵抗変化層3がアモルファス構造を有 する材料を含むことを示すが、多数の微細な 結晶を含む場合にもブロードなピークを示す 場合がある。すなわち、本実施形態において 抵抗変化層3の具体的な構成は、アモルファ 構造を含んでもよく、多数の微細な結晶を んでもよい。

 X(Oの割合)の値は、1.6以上2.2以下とするこ とがより好ましい。かかる構成では、ユニポ ーラ駆動が可能で、且つフォーミングが不要 となる。

 抵抗変化層3の厚みは1μm以下であることが ましい。かかる構成により、電圧パル
ス印加によって抵抗変化型素子の抵抗値を変 化させることが充分に可能となる。

 抵抗変化層3の厚みは200nm以下であること さらに好ましい。かかる構成により、パタ ンニングプロセスにおいてリソグラフィー 使用する場合に、加工し易くなり、抵抗変 型素子の抵抗値を変化させる電圧パルスの 圧値を低くすることが可能となる。

 抵抗変化層3の厚みは、少なくとも5nm以上で あることが好ましい。かかる構成により、電 圧印加時のブレークダウン(絶縁破壊)をより 実に回避することが可能となる。

 以上のような、抵抗変化層3の厚みに関する 好ましい数値範囲は、基本的に、従来の抵抗 変化型素子において常識的な値と言える。

 なお、抵抗変化型素子の抵抗値を変化さ る電圧パルスの電圧値を低くするという観 からは、抵抗変化層3の厚みは薄いほど好ま しい。

 [製造方法]
 まず、基板1の上に、スパッタリングなどに より、下部電極2(厚さは例えば0.2μm)が形成さ れる。次にTaのターゲットが用意され、アル ン中に酸素を所定の流量比で混入し、反応 スパッタリングを行うことにより、下部電 2の上にTaO X の化学式で表されるアモルファス構造を有す る抵抗変化層3が形成される。さらに抵抗変 層3の上に、スパッタリングなどにより上部 極4(厚さは例えば0.2μm)が形成され、抵抗変 型素子10が得られる。

 下部電極2や上部電極4、抵抗変化層3の大 さや形状は、マスクとリソグラフィによっ 調整可能である。

 抵抗変化層3のXの値は、アルゴンガス流 に対する酸素ガス流量の流量比により容易 調整することが可能である。基板温度は特 加熱することなく室温とすることができる

 [動作]
 図1に示すように、抵抗変化型素子10の使用 には、下部電極2と上部電極4とが、それぞ 電源5(電圧パルス印加装置)の異なる端子に 気的に接続される。電源5は、抵抗変化型素 10を駆動するための電源である。電源5は、 部電極2と上部電極4との間に所定の電圧お び時間幅の電気パルス(電圧パルス)を印加可 能に構成されている。以下、電圧パルスの電 圧は下部電極2を基準にした上部電極4の電位 特定されるものとする。

 電源5により該電気パルスが印加されると 、抵抗変化層3の抵抗値(電気抵抗)は増加また は減少する。以下、抵抗変化層3の抵抗値が い所定の値にある場合を、抵抗変化型素子10 が高抵抗状態にあるといい、抵抗変化層3の 抗値が高抵抗状態よりも低い所定の値にあ 場合を、抵抗変化型素子10が低抵抗状態にあ るという。

 例えば、高抵抗状態にある抵抗変化型素 10に電圧が第1の電圧でパルス幅が第1のパル ス幅の電圧パルス(第1電圧パルス:短パルス) 印加された場合には、抵抗変化型素子10は低 抵抗状態へと変化する。低抵抗状態にある抵 抗変化型素子10に第1電圧パルスと同極性の短 パルスが印加されても、抵抗変化型素子10は 抵抗状態のまま変化しない。

 一方、低抵抗状態にある抵抗変化型素子1 0に電圧が第1の電圧より低い第2の電圧でパル ス幅が第1のパルス幅より長い第2のパルス幅 電圧パルス(第2電圧パルス:長パルス)が印加 された場合には、抵抗変化型素子10は高抵抗 態へと変化する。高抵抗状態にある抵抗変 型素子10に第2電圧パルスと同極性の長パル が印加されても、抵抗変化型素子10は高抵 状態のまま変化しない。

 本実施形態において、長パルスは短パル と電圧の極性は同じ(例えば、いずれも正の 電圧パルス)にすることができる。すなわち 本実施形態の抵抗変化型素子は、ユニポー 型の駆動に用いることができる。本実施形 の抵抗変化型素子10では、例えば、第1の電 を+4.0V、第1のパルス幅を100ns、第2の電圧を+2 .0V、第2のパルス幅を10μsとすることができる 。

 本実施形態においては、高抵抗状態を「0 」に対応させ、低抵抗状態を「1」に対応さ 、抵抗変化型素子10の初期状態は高抵抗状態 (「0」)にあるものとする。なお、いずれの抵 抗状態にいずれの値を割り当てるか、および いずれの抵抗状態を初期状態とするかは任意 である。

 図2は、本発明の第1実施形態の抵抗変化 素子を動作させる回路の一例を示す図であ 。ここでは、抵抗変化型素子10はメモリとし て使用され、1ビットデータの処理(書き込み 読み出し)を行うものとする。図2の回路は 抵抗変化型素子10と、第1端子11と第2端子12と を備えている。抵抗変化型素子10の上部電極4 は第1端子11に電気的に接続されており、下部 電極2は第2端子12に電気的に接続されている

 図3は、本発明の第1実施形態の抵抗変化 素子にデータを書き込む場合における動作 示す図である。図4は、本発明の第1実施形態 の抵抗変化型素子にデータを書き込む際の抵 抗値変化を示す図である。図3に示すように 書き込み時には、第2端子12は接地(グランド: GND)され、第1端子11に電圧パルスが印加され 。電圧パルスは、下部電極2および接地点を 準に特定される。

 第1端子11に短パルスが印加されると、図4 に示すように抵抗変化型素子10の抵抗値は、 抵抗状態のRbから低抵抗状態のRaへと減少す る。一方、第1端子11に長パルスが印加される と、図4に示すように抵抗変化型素子10の抵抗 値は、低抵抗状態のRaから高抵抗状態のRbへ 増加する。

 抵抗変化型素子10に、「1」を表す1ビット データを書き込む(記録する)場合には、抵抗 化型素子10は低抵抗状態へと変化する(もと と低抵抗状態にあって変化しない場合を含 )。かかる動作を、「低抵抗状態への書き込 み」と呼ぶ。低抵抗状態への書き込みにおい ては、図3の第2端子12が接地され、第1端子11 書き込み用の短パルスが印加される。かか 動作によれば、抵抗変化型素子10には短パル スが印加され、抵抗変化型素子10の抵抗値は 抵抗状態のRaとなる。すなわち、電圧パル 印加前の抵抗値がRbの場合にはRaへと変化し 電圧パルス印加前の抵抗値がRaの場合にはRa のまま変化しない。以上の方法により、抵抗 変化型素子10の低抵抗状態への書き込みが行 れる。

 抵抗変化型素子10に、「0」を表す1ビット データを書き込む(記録する)場合には、抵抗 化型素子10は高抵抗状態へと変化する(もと と高抵抗状態にあって変化しない場合を含 )。かかる動作を、「高抵抗状態への書き込 み」と呼ぶ。高抵抗状態への書き込みにおい ては、図3の第2端子12が接地され、第1端子11 書き込み用の長パルスが印加される。かか 動作によれば、抵抗変化型素子10には長パル スが印加され、抵抗変化型素子10の抵抗値は 抵抗状態のRbとなる。すなわち、電圧パル 印加前の抵抗値がRbの場合にはRbのまま変化 ず、電圧パルス印加前の抵抗値がRaの場合 はRbへと変化する。以上の方法により、抵抗 変化型素子10の高抵抗状態への書き込みが行 れる。

 図5は、本発明の第1実施形態の抵抗変化 素子に書き込まれたデータを読み出す場合 おける動作を示す図である。図6は、本発明 第1実施形態の抵抗変化型素子において、読 み出し時に回路を流れる電流と抵抗変化型素 子の抵抗値との関係を示す図である。図5に すように、書き込み時には、第2端子12は接 (グランド:GND)され、第1端子11に読出電圧が 加される。読出電圧は、下部電極2および接 点を基準に特定される。

 第1端子11に読出電圧が印加されると、抵 変化型素子10の抵抗値に応じた電流が回路 流れる。すなわち、図6に示すように、抵抗 化型素子10の抵抗値が低抵抗状態のRaのとき には出力される電流値がIaとなり、抵抗変化 素子10の抵抗値が高抵抗状態のRbのときには 出力される電流値がIbとなる。

 抵抗変化型素子10の抵抗状態を読み出す 合、図5の第2端子12が接地され、第1端子11に 出電圧が印加される。読出電圧は例えば+0.5 Vに設定される。抵抗変化型素子10に読出電圧 が印加されると、回路を流れる電流の大きさ は、抵抗変化型素子の抵抗値に応じた電流値 となる。第1端子11と第2端子12との間を流れる 電流の電流値を検出することにより、抵抗変 化型素子10の抵抗値が得られる。すなわち、 流値がIaであれば、抵抗変化型素子10の抵抗 値が低抵抗状態のRaであるから、抵抗変化型 子10に書き込まれているデータが「1」であ ことが分かり、電流値がIbであれば、抵抗 化型素子10の抵抗値が高抵抗状態のRbである ら、抵抗変化型素子10に書き込まれている ータが「0」であることが分かる。以上の方 により、抵抗変化型素子10に書き込まれて るデータの読み出しが行われる。

 本実施形態の抵抗変化型素子10は、電源 切っても抵抗値が変化しない不揮発性を有 る。

 [効果]
 本実施形態の抵抗変化型素子では、書き込 時の電圧パルスが全て同じ極性である(ユニ ポーラ駆動可能である)という特性を有する ユニポーラ駆動が可能になると、一方向型 ダイオードを用いたクロスポイント型のメ リアレイを構成できるため、積層が容易と り、集積度を向上できる。

 本実施形態の抵抗変化型素子は、室温で 造可能であるために、従来の半導体製造プ セス(400℃以下)との親和性も高い。

 また、本実施形態の抵抗変化型素子では フォーミングが不要となり、大幅な製造時 の短縮が図れる。

 [変形例]
 第1の電圧、第1のパルス幅、第2の電圧、第2 のパルス幅、読出電圧の値は、上述の値に限 定されない。実際に製造される抵抗変化型素 子に適合した値であれば、どのような値であ ってもよい。

 下部電極2と抵抗変化層3との間および抵 変化層3と上部電極4との間には、別の層が挟 持されていてもよい。下部電極2と抵抗変化 3とが電気的に接続され、抵抗変化層3と上部 電極4とが電気的に接続されていればよい。

 上述の説明では、Taのターゲット材料を用 た反応性スパッタリングを行い、スパッタ ング時のアルゴンガス流量に対する酸素ガ 流量比を調整することにより、TaO X の化学式のXの値を変化させる例を示した。 かし、抵抗変化層の成分を調整する方法は れだけに限定されるものではない。例えば TaとTa 2 O 5 を所定の比率で混合したターゲットを用いて スパッタリングを行えば、TaO X の化学式のXの値を変化させることができる

 (実施例)
 [実施例1]
 シリコン基板の上に、0.2μmの厚さとなるよ に、Ptよりなる下部電極(大きさは20μm×20μm) がスパッタリングにより形成された。次にTa ターゲットが用意され、アルゴン中に酸素 所定の流量比で混入し、反応性スパッタリ グを行うことにより、下部電極2の上にTaO X の化学式で表されるアモルファス構造を有す る抵抗変化層3が形成される。そして、マス とリソグラフィを用いて、下部電極の上にTa O X の化学式で表されるアモルファス構造を有す る抵抗変化層(大きさは10μm×10μm:面積100μm 2 )が形成された。抵抗変化層を形成する時は に基板加熱などは行わず、室温とした。下 電極と抵抗変化層とが接する部分の大きさ 10μm×10μm(面積100μm 2 )とした。抵抗変化層の厚さは100nmとした。さ らに、抵抗変化層の上に、0.2μmの厚さとなる ように、マスクとリソグラフィを用いて、Pt りなる上部電極(大きさは2μm×2μm)がスパッ リングにより形成され、抵抗変化型素子が られた。上部電極と抵抗変化層とが接する 分の大きさは2μm×2μm(面積4μm 2 )とした。

 実施例1では、抵抗変化層を構成するTaO X のXの値が1.6となるように、反応性スパッタ ング時の酸素ガスの流量比が調整された。X 値は、RBS(ラザフォードバックスキャッタリ ング)法で検証された。検証の結果、Xの値は1 .6であった。

 上記方法により得られた抵抗変化型素子 電源に接続され、短パルス(電圧:+4.0V、パル ス幅:100ns)と長パルス(電圧:+2.0V、パルス幅:10 s)が交互に印加された。電圧は、下部電極に 対する上部電極の電位が高くなる電圧をプラ スとした。

 電圧パルスが印加されるたびに、抵抗変 型素子の抵抗値が測定された。測定時には +0.5Vの電圧が100ns程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電 とから、抵抗変化型素子の抵抗値が計算さ た。

 本実施例の抵抗変化型素子は、電源を切 ても抵抗値が変化しない不揮発性を有する とが確認された。

 図7は、実施例1の抵抗変化型素子に対し 電圧パルスを印加したときの抵抗値変化を す図である。図中、最初のパルス3回分のプ ット(パルス数=0、1、2)は抵抗値が変化して ないが、これは初期抵抗値を3回測定したデ ータをプロットしたものであり、実際にはパ ルス印加はされていないためである。図に示 すように、1回目のパルス印加(短パルスの印 )により、高抵抗状態(約150kω)から低抵抗状 (約30ω)へと大きく変化した(パルス数=3のプ ット)。2回目のパルス印加(長パルスの印加) により、低抵抗状態から高抵抗状態へと復帰 した(パルス数=4のプロット)。その後は、2種 の電圧パルス(短パルスと長パルス)の印加 より、安定して低抵抗状態と高抵抗状態の を周期的に遷移した。すなわち、実施例1で られた抵抗変化型素子は1回目のパルス印加 から良好なメモリ特性を有していた。よって 、実施例1の抵抗変化型素子は、フォーミン が不要であって、各層を形成して得られた 抗変化型素子をそのままの状態でメモリと て用いることができることが分かった。

 実施例1の抵抗変化型素子が低抵抗状態に あるときに短パルスを印加しても、抵抗値は 実質的に変化せず、低抵抗状態のままであっ た。一方、該抵抗変化型素子が高抵抗状態に あるときに長パルスを印加しても、抵抗値は 実質的に変化せず、高抵抗状態のままであっ た。以上の結果から、実施例1の抵抗変化型 子は上書き可能であることが分かった。

 [実施例2]
 実施例2では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子 形成され、書き込みおよび読み出しが行わ た。

 すなわち、実施例2では抵抗変化層を構成す るTaO X のXの値が1.9となるように、反応性スパッタ ング時の酸素ガス流量比が調整された。Xの は、RBS(ラザフォードバックスキャッタリン グ)法で検証された。検証の結果、Xの値は1.9 あった。

 上記方法により得られた抵抗変化型素子 電源に接続され、短パルス(電圧:+5.0V、パル ス幅:100ns)と長パルス(電圧:+2.5V、パルス幅:100 μs)が交互に印加された。電圧は、下部電極 対する上部電極の電位が高くなる電圧をプ スとした。

 電圧パルスが印加されるたびに、抵抗変 型素子の抵抗値が測定された。測定時には +0.5Vの電圧が100ns程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電 とから、抵抗変化型素子の抵抗値が計算さ た。

 本実施例の抵抗変化型素子は、電源を切 ても抵抗値が変化しない不揮発性を有する とが確認された。

 図8は、実施例2の抵抗変化型素子に対し 電圧パルスを印加したときの抵抗値変化を す図である。図中、最初のパルス3回分のプ ット(パルス数=0、1、2)は抵抗値が変化して ないが、これは初期抵抗値を3回測定したデ ータをプロットしたものであり、実際にはパ ルス印加はされていないためである。図に示 すように、1回目のパルス印加(短パルスの印 )により、高抵抗状態(約10Mω)から低抵抗状 (約30ω)へと変化した(パルス数=3のプロット) 2回目のパルス印加(長パルスの印加)により 低抵抗状態から高抵抗状態へと復帰した(パ ルス数=4のプロット)。その後は、2種類の電 パルス(短パルスと長パルス)の印加により、 安定して低抵抗状態と高抵抗状態の間を周期 的に遷移した。すなわち、実施例2で得られ 抵抗変化型素子は1回目のパルス印加から良 なメモリ特性を有していた。よって、実施 2の抵抗変化型素子は、フォーミングが不要 であって、各層を形成して得られた抵抗変化 型素子をそのままの状態でメモリとして用い ることができることが分かった。

 実施例2の抵抗変化型素子が低抵抗状態に あるときに短パルスを印加しても、抵抗値は 実質的に変化せず、低抵抗状態のままであっ た。一方、該抵抗変化型素子が高抵抗状態に あるときに長パルスを印加しても、抵抗値は 実質的に変化せず、高抵抗状態のままであっ た。以上の結果から、実施例2の抵抗変化型 子は上書き可能であることが分かった。

 [実施例3]
 実施例3では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子 形成され、書き込みおよび読み出しが行わ た。

 すなわち、実施例3では抵抗変化層を構成す るTaO X のXの値が2.2となるように、反応性スパッタ ング時の酸素ガス流量比が調整された。Xの は、RBS(ラザフォードバックスキャッタリン グ)法で検証された。検証の結果、Xの値は2.2 あった。

 上記方法により得られた抵抗変化型素子 電源に接続され、短パルス(電圧:+5.5V、パル ス幅:100ns)と長パルス(電圧:+3.0V、パルス幅:1ms )が交互に印加された。電圧は、下部電極に する上部電極の電位が高くなる電圧をプラ とした。

 電圧パルスが印加されるたびに、抵抗変 型素子の抵抗値が測定された。測定時には +0.5Vの電圧が100ns程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電 とから、抵抗変化型素子の抵抗値が計算さ た。

 本実施例の抵抗変化型素子は、電源を切 ても抵抗値が変化しない不揮発性を有する とが確認された。

 図9は、実施例3の抵抗変化型素子に対し 電圧パルスを印加したときの抵抗値変化を す図である。図中、最初のパルス3回分のプ ット(パルス数=0、1、2)は抵抗値が変化して ないが、これは初期抵抗値を3回測定したデ ータをプロットしたものであり、実際にはパ ルス印加はされていないためである。図に示 すように、1回目のパルス印加(短パルスの印 )により、高抵抗状態(約100Mω)から低抵抗状 (約20ω)へと変化した(パルス数=3のプロット) 。2回目のパルス印加(長パルスの印加)により 、低抵抗状態から高抵抗状態へと復帰した( ルス数=4のプロット)。その後は、2種類の電 パルス(短パルスと長パルス)の印加により 安定して低抵抗状態と高抵抗状態の間を周 的に遷移した。すなわち、実施例3で得られ 抵抗変化型素子は1回目のパルス印加から良 好なメモリ特性を有していた。よって、実施 例3の抵抗変化型素子は、フォーミングが不 であって、各層を形成して得られた抵抗変 型素子をそのままの状態でメモリとして用 ることができることが分かった。

 実施例3の抵抗変化型素子が低抵抗状態に あるときに短パルスを印加しても、抵抗値は 実質的に変化せず、低抵抗状態のままであっ た。一方、該抵抗変化型素子が高抵抗状態に あるときに長パルスを印加しても、抵抗値は 実質的に変化せず、高抵抗状態のままであっ た。以上の結果から、実施例3の抵抗変化型 子は上書き可能であることが分かった。

 [実施例4]
 実施例4では、実施例3で得られたX=2.2の抵抗 変化型素子を用いて、エンデュランス特性( 作の安定性)が検証された。

 図10は、実施例3で得られた抵抗変化型素 に対し、約1000回の低抵抗状態への書き込み 動作(電圧:+5.5V、パルス幅:100ns)と高抵抗状態 の書き込み動作(電圧:+3.0V、パルス幅:1ms)を り返した時の抵抗値変化を示す図である。 に示すように、書き込みが1000回以上繰り返 されても、抵抗変化型素子は、安定して低抵 抗状態と高抵抗状態の間を周期的に遷移する ことが分かった。また、実験の開始(図9)から 最後(図10)まで、低抵抗状態における抵抗値 高抵抗状態における抵抗値がほとんど変化 ていないことが分かった。よって、実施例3 得られた抵抗変化型素子は、良好なエンデ ランス特性を示すことが分かった。

 [比較例1]
 比較例1では、パラメータが違うことを除け ば、実施例1~実施例3と同様の方法で抵抗変化 型素子が形成され、書き込みおよび読み出し が行われた。

 すなわち、比較例1では抵抗変化層を構成す るTaO X のXの値が1.5となるように、それぞれのター ットに印加される電圧が調整された。Xの値 、RBS(ラザフォードバックスキャッタリング )法で検証された。検証の結果、Xの値は1.5で った。

 図11は、比較例1の抵抗変化型素子に対し 電圧パルスを印加したときの抵抗値変化を す図である。図中、最初のパルス3回分のプ ロット(パルス数=0、1、2)は抵抗値が変化して いないが、これは初期抵抗値を3回測定した ータをプロットしたものであり、実際には ルス印加はされていないためである。。図 示すように、X=1.5では、一回目に電圧パルス (+4.0V、100ns)を印加すると抵抗値は下がった( ルス数=3のプロット)。しかし、その後さら 電圧パルス(+2.0V、10μs)を印加しても抵抗値 元の抵抗値に戻ることなく、メモリ特性を さなかった。さらに印加する電圧パルスの きさやパルス幅を大きく変えても、抵抗値 元の抵抗値に戻ることなく、メモリ特性を さなかった。

 [比較例2]
 比較例2では、パラメータが違うことを除け ば、実施例1~実施例3と同様の方法で抵抗変化 型素子が形成され、書き込みおよび読み出し が行われた。

 すなわち、比較例2では抵抗変化層を構成す るTaO X のXの値が2.3となるように、それぞれのター ットに印加される電圧が調整された。Xの値 、RBS(ラザフォードバックスキャッタリング )法で検証された。検証の結果、Xの値は2.3で った。

 図12は、比較例2の抵抗変化型素子に対し 電圧パルスを印加したときの抵抗値変化を す図である。図中、最初のパルス3回分のプ ロット(パルス数=0、1、2)は抵抗値が変化して いないが、これは初期抵抗値を3回測定した ータをプロットしたものであり、実際には ルス印加はされていないためである。図に すように、X=2.3では、電圧パルス(+5.5V、100ns) を印加していくと、1回目から3回目のパルス 加では抵抗値は下がらなかった(パルス数=3 4、5のプロット)が、4回目のパルス印加で抵 抗値は突然下がった(パルス数=6のプロット) しかし、その後さらに電圧パルス(+3.0V、1ms) 印加しても抵抗値は元の抵抗値に戻ること く、メモリ特性を示さなかった。さらに印 する電圧パルスの大きさやパルス幅を大き 変えても、抵抗値は元の抵抗値に戻ること く、メモリ特性を示さなかった。

 [考察]
 上記実施例から、TaO X のXの値が1.6以上、2.2以下となるように調整 れた材料により抵抗変化層を製造すること 、低温で製造可能であり、かつユニポーラ 動可能で、フォーミングが不要な抵抗変化 素子が得られることが分かった。

 (第2実施形態)
 本実施形態では、第1実施形態で述べた抵抗 変化型素子の応用例として、当該抵抗変化型 素子を組み込んだ抵抗変化型記憶装置100(ク スポイント型メモリ装置)の構成および動作 説明する。クロスポイント型メモリ装置と 、ワード線とビット線との交点(立体交差点 )にアクティブ層を介在させた態様のメモリ 置である。

 [抵抗変化型記憶装置100の構成]
 図13は、本発明の第2実施形態の抵抗変化型 憶装置の一構成例を示したブロック図であ 。

 抵抗変化型記憶装置100は、メモリアレイ1 01と、アドレスバッファ102と、制御部103(電圧 パルス印加装置)と、行デコーダ104と、ワー 線ドライバ105(ワード線駆動部)と、列デコー ダ106と、ビット線ドライバ107(ビット線駆動 )とを備える。

 メモリアレイ101は、図13に示すように、 導体基板の上に第1方向に延びるように互い 平行に形成された複数のワード線W1、W2、W3 …(第1の配線)と、これらの複数のワード線W 1、W2、W3、…の上方にその半導体基板の主面 平行な面内において第2方向に延びるように 互いに平行に、しかも複数のワード線W1、W2 W3、…に立体交差するように形成された複数 のビット線B1、B2、B3、…(第2の配線)とを備え ている。

 また、これらの複数のワード線W1、W2、W3 …と複数のビット線B1、B2、B3、…との立体 差点に対応してマトリクス状に設けられた 数のメモリセルMC11、MC12、MC13、MC21、MC22、MC 23、MC31、MC32、MC33、…(以下、「メモリセルMC1 1、MC12、…」と表す)が設けられている。個々 のメモリセルMCは、直列につながった抵抗変 型素子6と整流素子7(例えば、ダイオード)と を備えており、抵抗変化型素子6はビット線B1 、B2、B3、…に、整流素子7はワード線W1、W2、 W3、…に、接続されている。抵抗変化型素子6 の各々は本発明の抵抗変化型素子であって、 例えば第1実施形態の抵抗変化型素子10を用い ることができる。

 アドレスバッファ102は、外部回路(不図示 )からアドレス信号ADDRESSを受け取り、このア レス信号ADDRESSに基づいて行アドレス信号ROW を行デコーダ104に出力するとともに、列アド レス信号COLUMNを列デコーダ106に出力する。ア ドレス信号ADDRESSは、メモリセルMC11、MC12、… のうちの選択されるメモリセルのアドレスを 示す信号である。行アドレス信号ROWは、アド レス信号ADDRESSに示されたアドレスのうちの のアドレスを示す信号であり、列アドレス 号COLUMNは、アドレス信号ADDRESSに示されたア レスのうちの列のアドレスを示す信号であ 。

 制御部103は、外部回路から受け取ったモ ド選択信号MODEに応じて、書き込みモード(Di nの値によって、低抵抗状態への書き込みモ ドまたは高抵抗状態への書き込みモードが 一的に選択される)または読み出しモードの ちのいずれか1つのモードを選択する。

 制御部103は、書き込みモードでは、外部 路から受け取った入力データDinに応じて、 抵抗状態への書き込み電圧パルスまたは高 抗状態への書き込み電圧パルスをワード線 ライバ105に出力する。

 制御部103は、読み出しモードでは、読み出 (再生)電圧印加をワード線ドライバ105に出 する。制御部103は、読み出しモードでは、 に、ワード線ドライバ105から出力される信 I READ を受け取り、この信号I READ に応じたビット値を示す出力データDoutを外 回路へ出力する。なお、この信号I READ は、読み出しモード時にワード線W1、W2、W3、 …を流れる電流の電流値を示す信号である。

 行デコーダ104は、アドレスバッファ102か 出力された行アドレス信号ROWを受け取り、 の行アドレス信号ROWに応じて、ワード線W1 W2、W3、…のうちのいずれか一つを選択する

 ワード線ドライバ105は、行デコーダ104の 力信号に基づいて行デコーダ104によって選 されたワード線に、制御部103から入力され 電圧を印加する。

 列デコーダ106は、アドレスバッファ102か 列アドレス信号COLUMNを受け取り、この列ア レス信号COLUMNに応じて、ビット線B1、B2、B3 …のうちいずれか一つを選択する。

 ビット線ドライバ107は、列デコーダ106の 力信号に基づいて列デコーダ106によって選 されたビット線を接地状態にする。

 本実施形態では、アドレスバッファ102と 行デコーダ104と、ワード線ドライバ105によ 、第1の配線選択装置が構成される。また、 アドレスバッファ102と、列デコーダ106と、ビ ット線ドライバ107により、第2の配線選択装 が構成される。また、アドレスバッファ102 、行デコーダ104と、ワード線ドライバ105と 列デコーダ106と、ビット線ドライバ107によ 、メモリセル選択装置が構成される。

 [動作]
 次に、本実施形態のクロスポイント型メモ の高抵抗状態への書き込み動作、低抵抗状 への書き込み動作および読み出し(再生)動 の各動作例について図面を参照しつつ、説 する。なお、ビット線やワード線の選択、 圧パルスを印加する方法などについては周 の方法が利用可能であるため、詳細な説明 省略する。以下、メモリセルMC22に対して書 込みおよび読み出しを行う場合を例に説明 る。

 [低抵抗状態への書き込み動作]
 メモリセルMC22に「1」を表す1ビットデータ 書き込む(記憶する)場合には、ビット線ド イバ107によりビット線B2が接地され、ワード 線ドライバ105によりワード線W2が制御部103へ 電気的に接続される。そして、制御部103に り、ワード線W2に書き込み用の短パルスが 加される。短パルスの電圧値は、例えば+4V 、パルス幅は例えば100nsに設定されている。

 以上のような動作により、メモリセルMC22 の抵抗変化型素子6には短パルスが印加され ので、メモリセルMC22の抵抗変化型素子6は、 「1」に対応する低抵抗状態になる。

 [高抵抗状態への書き込み動作]
 メモリセルMC22に「0」を表す1ビットデータ 書き込む(記憶する)場合には、ビット線ド イバ107によりビット線B2が接地され、ワード 線ドライバ105によりワード線W2が制御部103へ 電気的に接続される。そして、制御部103に り、ワード線W2に書き込み用の長パルスが 加される。長パルスの電圧値は、例えば+2V 、パルス幅は例えば10μsに設定されている。

 以上のような動作により、メモリセルMC22 の抵抗変化型素子6には長パルスが印加され ので、メモリセルMC22の抵抗変化型素子6は、 「0」に対応する高抵抗状態になる。

 [読み出し動作]
 メモリセルMC22に書き込まれているデータを 読み出す場合には、ビット線ドライバ107によ りビット線B2が接地され、ワード線ドライバ1 05によりワード線W2が制御部103へと電気的に 続される。そして、制御部103により、ワー 線W2に読出電圧が印加される。読出電圧の電 圧値は、例えば「+0.5V」に設定されている。 モリセルMC22に読出電圧が印加されると、メ モリセルMC22の抵抗変化型素子6の抵抗値に応 た電流値を有する電流がビット線B2とワー 線W2との間に流れる。

 制御部103は、ワード線ドライバ105を介し 、ビット線B2とワード線W2との間を流れる電 流の大きさを検知し、電流と読出電圧とに基 づいてメモリセルMC22の抵抗状態を検出する

 メモリセルMC22の抵抗変化型素子6の抵抗 が高抵抗の「Rb」であれば、メモリセルMC22 「0」の状態と分かる。メモリセルMC22の抵抗 変化型素子6の抵抗値が低抵抗の「Ra」であれ ば、抵抗変化型素子6は「1」の状態と分かる

 以上のような動作により、メモリセルMC22 に書き込まれているデータが読み出される。

 [変形例1]
 上述の説明では1層型のクロスポイント型メ モリ装置としたが、メモリアレイを積層して 複層型のクロスポイント型メモリ装置として 構成してもよい。また、抵抗変化型素子6と 流素子7とは、互いに入れ替わっていてもよ 。すなわち、ワード線が抵抗変化型素子6に 、ビット線が整流素子7に、接続されていて よい。ビット線あるいはワード線が抵抗変 型素子の電極を兼ねていてもよい。

 上述の説明では、抵抗変化型素子が上書 可能である場合を想定して説明したが、上 きすると正常に動作しにくい場合などには 書き込み前に抵抗変化型素子の抵抗状態を み出して書き込み用パルスを印加するか否 が選択されてもよいし、書き込み前に書き み対象となるそれぞれの抵抗変化型素子の 抗状態を初期状態に揃えた上で改めて必要 抵抗変化型素子に対して書き込みが行われ もよい。

 (第3実施形態)
 本実施形態では、第1実施形態で述べた抵抗 変化型素子の応用例として、当該抵抗変化型 素子を不揮発性スイッチング素子に応用した ものである。

 実施例2及び実施例3で述べたように抵抗変 層であるTaO X のXの値が1.9やXの値が2.2の抵抗変化素子は電 パルスによる抵抗値の変化が5桁以上あり、 良好なスイッチング特性を有する不揮発性ス イッチング素子として利用することが可能と なる。

 [効果]
 以上に述べた説明より明らかなように、本 施形態の抵抗変化型記憶装置100は、低温で 造可能であり、かつユニポーラ駆動可能な 抗変化型素子をメモリセルに備え、クロス イント型メモリ装置として構成される。よ て、簡易な構成により高集積化と大容量化 実現することが可能となる。特に、複層型 クロスポイント型メモリ装置として構成し 場合には、メモリの大容量化を容易に図る とができる。

 本実施形態の抵抗変化型記憶装置100は、 抗変化型素子と直列にダイオードが配設さ ているので、書き込みおよび読み出しの過 で、隣接する抵抗変化型素子(メモリセル) の漏れ電流やクロストークが発生しない。 イポーラ動作をする素子でクロスポイント メモリ装置を実現する場合には、データを き込むために、極性の異なる電圧および電 を書込対象となる素子に印加する必要があ 。書込電圧の極性が固定されていない場合 クロストークを防止するために双方向型の イオード(例えばバリスタ)を使用する必要が ある。かかるメモリ装置を適切に動作させる ためには、双方向型のダイオードの閾値電圧 や書込/読出電圧を適切に設定する必要があ 、設計が困難であった。本実施形態の素子 ユニポーラ動作をする。このため、単方向 のダイオード(ある極性で所定の大きさ以上 電圧を印加した場合にのみ抵抗値が減少し 反対極性の電圧を印加しても抵抗値が減少 ないダイオード)を各メモリセルに設けるこ とで、容易にクロストークを防止できる。す なわち本実施形態の素子を用いれば、クロス ポイント側メモリ装置を実現するにあたって 、設計が極めて容易となる。

 さらに本実施形態の抵抗変化素子は、抵 変化幅が極めて大きく、良好なスイッチン 特性を有する不揮発性スイッチング素子と て利用可能である。

 上記説明から、当業者にとっては、本発 の多くの改良や他の実施形態が明らかであ 。従って、上記説明は、例示としてのみ解 されるべきであり、本発明を実行する最良 態様を当業者に教示する目的で提供された のである。本発明の精神を逸脱することな 、その構造及び/又は機能の詳細を実質的に 変更できる。


 本発明の抵抗変化型素子および抵抗変化型 憶装置は、室温で製造可能であり、かつ書 込み時の電圧パルスが全て同じ極性である( ユニポーラ駆動可能である)という特性を有 る新規な抵抗変化型素子およびこれを用い 抵抗変化型記憶装置として有用である。

 また、良好なスイッチング特性を有する 揮発性スイッチング素子として有用である