Titel

Vertikaler SiC-MOSFET

Die vorliegende Erfindung betrifft einen vertikalen SiC-MOSFET, also einen MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor, deutsch Metall- Oxid-Halbleiter-Feldeffekttransistor), der auf Siliziumcarbid-Basis hergestellt ist und dessen Elemente vorwiegend vertikal übereinander angeordnet sind. Insbesondere ist die Richtung des Stromflusses ebenfalls im Wesentlichen vertikal ausgerichtet.

Stand der Technik

Halbleiterbauelemente, insbesondere Leistungsbauelemente wie zum Beispiel PowerMOSFETs, weisen diverse zu optimierende Kriterien auf. So ist beispielsweise eine hohe Kurzschlussfestigkeit, also das Überstehen einer Kurzschlusssituation in Form eines lastfreien Betriebs ohne Beschädigung wünschenswert. Ebenso sind allgemein niedrige Werte für Rdson, also den Widerstand zwischen Drain und Source im durchgeschalteten Zustand vorteilhaft, um die Verlustleistung zu reduzieren. Klassischerweise sind bei konventionellen MOSFETs beide Werte direkt miteinander korreliert:

Für einen typischen konventionellen MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor, dt. Metall-Oxid-Halbleiter-Feldeffekttransistor), der hier stellvertretend für einen LeistungsMOSFET beziehungsweise PowerMOSFET betrachtet wird,

gelten die elementaren MOSFET-Gleichungen, nach dem der Sättigungsstrom dson

ist. Hierbei bezeichnet V _g die anliegende Gatespannung, V _t h die

Einsatzschwellspannung des MOS-Kanals und

Kanalwiderstand des MOSFETs im linearen Bereich. Für die Konstante f

ergibt sich für den MOSFET nach dem Stand der Technik der Wert KF=1 (für at gemessen am Beginn des Linearbetrieb-Plateaus).

Die Kurzschlussfestigkeit ist typischerweise Energie-Iimitiert, beispielsweise durch Aufschmelzen der Alu-Metallisierung nach Einprägung der

Kurzschlussenergie E _sc ,max, sodass die erreichbare Kurzschlusszeit t _SC wt bei anliegender Spannung Uds wegen

1 scwt — ~j 77 ^dson

'dsat ^{' u} ds

direkt vom R*d _SO n abhängt. Bei konventionellen MOSFETs führt eine Reduktion des R*dson daher automatisch zu einer Reduktion der Kurzschlussfestigkeit, das heißt, R*dson und Kurzschlussfestigkeit können nicht unabhängig voneinander optimiert werden.

In Traktionsanwendungen ist eine garantierte Kurzschlussfestigkeit von

Stand der Technik für Si-basierte 1200V Halbleiter wie IGBTs (Insulated-Gate Bipolar Transistor, deutsch: Bipolartransistor mit isolierter Gate- Elektrode). Dieser Wert wird von aktuellen SiC-MOSFET-Konzepten nicht erreicht und wird durch den kostengetriebenen Trend zu niedrigeren Rdson-Werten noch schwieriger zu realisieren,

siehe zum Beispiel

„Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs", Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015; „Repetitive Short-Circuit tests on SiC VMOS devices", Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; "Concept with grounded Bottom layer from Mitsubishi"

"Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs", R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014;

"Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs" Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31 , NO. 2, FEBRUARY 2016

Ein weiteres Problem können zu hohe Felder im Gateoxid sein. Grundsätzlich weist das Gateoxid auf SiC (Siliziumcarbid) einen geringeren Bandoffset im Leitungsband auf als vergleichbare Si-Bauelemente, sodass Degradation infolge von Tunnelströmen schon bei niedrigeren Gatefeldstärken auftritt. Für

SiC-MOSFETs liegt eine sinnvolle Feldstärke im Gateoxid bei etwa 3 MV/cm. Die Einhaltung dieses Grenzwerts ist insbesondere im Sperrbetrieb kritisch und macht vor allem bei Trench-Devices Designmaßnahmen zur Begrenzung der Gatefeldstärke erforderlich, siehe zum Beispiel Kevin Matocha,„Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008)1631— 1635;"High Performance SiC Trench Devices with Ultra-low Ron", T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51 -26.53.

Aus dem Stand der Technik sind Möglichkeiten bekannt, um zumindest die Gatefeldstärke zu begrenzen. So lässt sich zum Beispiel die Feldstärke am Gate- Oxid durch Einführung eines Doppeltrenches mit tiefer p-lmplantation reduzieren. Dabei schirmen die tiefer liegenden p-Gebiete die eigentliche Trench-MOSFET- Struktur elektrostatisch ab, siehe zum Beispiel Nakamura et al..

Die Feldstärken am Gateoxid können ebenfalls durch Einführung von p-dotierten Bereichen, so genannten„p-Bubbles" unterhalb des Gateoxids auf ca. 4 MV/cm reduziert werden, siehe zum Beispiel„High-Voltage Accumulation-Layer

UMOSFET's in 4H-SiC", J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998.

Alternativ können die beiden oben genannten Maßnahmen (double trench, p- bubble) kombiniert werden, siehe Shinsuke Harada et al.,„Determination of optimum structure of 4H-SiC Trench MOSFET", Proceedings of the 2012

24 ^th lnternational Symposium on Power Semiconductor Devices and ICs, pp. 253ff.Als weitere Variante ist ein entsprechendes Dotierprofil ohne Doppeltrench darstellbar, wenn die p-Gebiete sehr tief implantiert werden.

Aus der DE10201400613A1 ist ein vertikaler Trench-MOSFET bekannt, der innerhalb der Epitaxieschicht eine Kompensationsschicht mit entgegengesetzter Dotierung aufweist, die es ermöglicht, die maximal auftretenden Feldstärken zu begrenzen.

Offenbarung der Erfindung Erfindungsgemäß wird ein Vertikaler SiC-MOSFET zur Verfügung gestellt, mit einem Sourceanschluss, einem Drainanschluss und einem Gatebereich sowie mit einer zwischen dem Sourceanschluss und dem Drainanschluss

angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht, wobei in die Epitaxieschicht eine sich horizontal erstreckende

Zwischenschichteingebettet ist, die Bereiche mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, wobei zumindest die Bereiche mit Dotierung zweiter Art elektrisch leitend mit dem Sourceanschluss verbunden sind. Es befindet sich also unterhalb der konventionellen MOS-Struktur eine weitere Ebene, die zumindest Bereiche mit zur Dotierung der Epitaxieschicht entgegengesetzter Dotierung aufweist.

Darunter, dass die Zwischenschicht in die Epitaxieschicht eingebettet ist, wird insbesondere verstanden, dass die Zwischenschicht auf beiden Seiten von der Epitaxieschicht umgeben wird. Man kann also sagen, dass die Epitaxieschicht durch die Zwischenschicht in einen oberen Bereich, der im Regelfall auf der zum Sourceanschluss hin weisenden Seite der Zwischenschicht liegt, und in einen unteren Bereich, der im Regelfall auf der zum Drainanschluss hin weisenden Seite der Zwischenschicht liegt, aufgeteilt wird. In einem Spezialfall können zwischen der Zwischenschicht und dem oberen und/oder dem unteren Bereich der Epitaxieschicht weitere Bereiche oder Schichten angeordnet sein. Es ist aber auch ebenso möglich, dass die Zwischenschicht direkt und in einem Spezialfall vollflächig jeweils an den oberen und/oder an den unteren Bereich der

Epitaxieschicht angrenzt. Der obere und der untere Bereich der Epitaxieschicht können gleiche oder unterschiedliche Dotierungskonzentrationen aufweisen.

Vorteile der Erfindung

Der erfindungsgemäße SiC-MOSFET hat den Vorteil, dass der Strom durch das Bauteil im Kurzschlussfall effektiv begrenzt werden kann. Es können so Bauteile mit besonders hohen Kurzschlussrobustheiten hergestellt werden, wie sie bisher für SiC-Technik nicht erhältlich waren.

Dadurch, dass das erfindungsgemäße Konzept vertikal integriert wird, entsteht durch die zusätzlichen Strukturen kein zusätzlicher Platzbedarf auf dem Chip. Die Erfindung ist somit gegenüber herkömmlichen Bauteilen flächenneutral hinsichtlich Rd _SO n*A.

Weiterhin bietet das erfindungsgemäße Design den Vorteil, dass die Feldstärke im Gateoxid auf einen Level unterhalb von 3 MV begrenzt wird, um hohe

Anforderungen an die Lebensdauer des Bauteils zu erfüllen. So kann sowohl der Strom im Kurzschlussfall begrenzt als auch im Sperrfall bei anliegender

Spannung effektiv das Gateoxid abgeschirmt werden.

Durch Abschirmung des MOS-Kanals vom Drainfeld ergeben sich dem gemäß Zuverlässigkeitsvorteile und es wird außerdem eine Reduktion der

Kurzkanaleffekte in Form eines Anstiegs des Sättigungsstroms mit steigender Drainspannung ermöglicht, was ebenfalls vorteilhaft für die Kurzschlussfestigkeit ist.

Auch ist es möglich, dass die Zwischenschicht sowohl Bereiche erster Dotierung als auch Bereiche zweiter Dotierung aufweist. Durch Auswahl von

Dimensionierung und Dotierungskonzentration der unterschiedlichen Bereiche lassen sich dann die Eigenschaften des MOSFET gezielt einstellen. Die Bereiche sowohl erster als auch zweiter Dotierung können sich über die gesamte

Schichtdicke erstrecken.

Vorteilhafterweise ist vorgesehen, dass die Bereiche zweiter Dotierung nicht vollständig ausgeräumt werden, wenn eine Spannung kleiner oder gleich einer Sperrspannung des SiC-MOSFET anliegt. Dies kann durch eine hohe Dotierung, beispielsweise von zumindest 5*10 ¹⁷ /cm ³ erreicht werden. Es ist dabei vorteilhaft, wenn sich die Dotierung lateral von einem Bereich zum anderen Bereich möglichst abrupt ändert. Mit anderen Worten sind nach Möglichkeit keine oder nur sehr kleine Übergangsbereiche mit einer weniger starken Dotierung oder einer Mischdotierung vorhanden. Da die Bereiche mit Dotierung zweiter Art im Sperrfall durch Ausräumen dieser Bereiche erhebliche Gegenladung für die Aufnahme der Sperrspannung bereitstellen, kann die Kanallänge des MOSFET reduziert werden. Dies hat eine vorteilhafte Verringerung des Rdson zur Folge. Es ist mit Vorteil möglich, dass die Zwischenschicht vollständig unterhalb des

Gatebereichs angeordnet ist. Es ergibt sich dann ein relativ einfacher konstruktiver Aufbau. Darunter, dass die Zwischenschicht unterhalb des

Gatebereichs angeordnet ist, wird insbesondere verstanden, dass die

Zwischenschicht vertikal zwischen dem Gatebereich und dem Drainbereich angeordnet ist. Elemente des Gatebereiches, beispielsweise ein Gatetrench, schneiden dann also nicht die Zwischenschicht oder unterbrechen diese.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist vorgesehen, dass die Zwischenschicht zusammen mit der Epitaxieschicht funktional einen

Sperrschichtfeldeffekttransistor bildet. Im statischen Sperrfall mit

ausgeschaltetem Gate werden mit zunehmender Drainspannung die Gebiete erster Dotierung ausgeräumt, das heißt, in Regionen mit Dotierungen erster Art in der Zwischenschicht sind keine quasineutralen Gebiete mehr vorhanden, sodass eine weitere Erhöhung der Drainspannung im wesentlichen durch den JFET aufgenommen werden kann. Durch den Sperrschichtfeldeffekttransistor (auch engl. Junction-FET oder JFET) kann dann der durch den MOSFET

fließende Strom im Kurzschlussfall effektiv begrenzt werden.

Darunter, dass Bereiche nicht vollständig ausgeräumt werden, wird insbesondere verstanden, dass auch nach Anlegen der Sperrspannung noch quasineutrale

Gebiete im betreffenden Bereich vorhanden sind.

Weiterhin ergibt sich somit ein weiterer Designparameter, da der MOS-Bereich im oberen Teil des MOSFET nun für eine wesentlich geringere Sperrspannung ausgelegt werden kann, da die Zwischenschicht beziehungsweise der JFET den wesentlichen Teil der Sperrspannung aufnimmt. Es wird im Sperrfall

ausgeräumte Gegenladung bereitgestellt, sodass an der eigentlichen MOS- Struktur nur ein wesentlich geringeres E-Feld vorliegt und deshalb im Body weniger Gegenladung erforderlich ist. Dies erlaubt die Reduzierung der

Kanallänge gegenüber dem Stand der Technik.

Dies wird dadurch erreicht, dass die Dicke und Dotierung (NA=ppjf _e t) der Bereiche mit Dotierung zweiter Artso gewählt werden, dass die Spannung der Driftzone mindestens durch die Ladung der Bereiche mit Dotierung zweiter Art abgebaut werden kann. Hieraus ergibt sich folgende Designregel (für konstante Dotierungen):

l » l * (. ^d Pjfet + d _jfet )

jfet EP, * ( _{| ΛΜ | # dp} _ _fet _ _{ND d} . _fet Dabei ist ljf _e t die Dicke der Zwischenschicht, IEPI die Dicke der Epitaxieschicht, N DEPI die Dotierungskonzentration der Epitaxieschicht, ND die Dotierungskonzentration der Bereiche erster Dotierung der Zwischenschicht, NA die Dotierungskonzentration der Bereiche zweiter Dotierung der Zwischenschicht, djfet die hoizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht und dpjfet die horizontale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht.. Eine spezielle, sinnvolle Wahl von Dotierungsverhältnissen ist zum Beispiel ND=njf _e t> NEPI, NA=ppjf _e t> ND.

Bei nicht abschnittsweise konstanten Dotierungen in der Zwischenschicht und der EPI- Schicht sind anstelle der Produkte aus NA, ND und den Abmessungen die

entsprechenden Volumenintegrale zu nehmen.

Aufgrund der JFET-Funktionalität kann die Sheet-Ladungsdichte im Body gemäß der Beziehung qb _ne u = qb _a it - C|JFET ⁺ Delta3D reduziert werden. Dabei istqbneu die erfindungsgemäße reduzierte Sheet-Ladungsdichte im Body,

qbait die Sheetladungsdichte im Body eines herkömmlichen MOSFET, wie sie bei Design ohne JFET-Region erforderlich wäre, qjFET ist die bei maximaler Spannung wirksame Effektivladung der als JFET-Region fungierenden Zwischenschicht im teilweise ausgeräumten Zustand entsprechend der Feldverteilung im Sperrfall, und Delta3D ist ein Anpassungsterm für 3D-Effekte sowie ein Sicherheitszuschlag für eine ausreichende Sperrfestigkeit, sodass kein punch through durch Body zur Source stattfindet.

Eine Weiterbildung der Erfindung sieht vor, dass an die Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses eine Übergangsschicht mit einer im Vergleich zur Epitaxieschicht stärkeren

Dotierung erster Art angrenzt. Es wird so verhindert, dass die vertikalen pn- Übergänge zu Bereichen zweiter Dotierung der Zwischenschicht zu großen

vertikalen Raumladungszonen beziehungsweise Stromeinengungen oberhalb und unterhalb der Zwischenschicht führen.

Weiterhin ist es von Vorteil, wenn an die Epitaxieschicht vertikal in Richtung des Sourceanschlusses eine Übergangsschicht mit einer im Vergleich zur

Epitaxieschicht stärkeren Dotierung erster Art angrenzt. In anderen Worten grenzt also die Übergangsschicht an den oberen Bereich der Epitaxieschicht. Auch hier werden Stromeinengungen an den pn-Übergängen vermieden.

Aus dem gleichen Grund ist es günstig, wenn ein zwischen dem

Sourceanschluss und der Zwischenschicht angeordneter oberer Teil der

Epitaxieschicht eine höhere Dotierung erster Art, insbesondere eine um den Faktor 2 bis 4 höhere Dotierung erster Art, aufweist als ein zwischen der

Zwischenschicht und dem Drainanschluss angeordneter unterer Teil der

Epitaxieschicht.

Die beschriebenen Übergangsschichten mit einer stärkeren, also einer höher konzentrierten Dotierung erster Art, die an die Epitaxieschicht angrenzen, können auch als Spreadschichten bezeichnet werden. Vorteilhafterweise wird bei der Ausgestaltung der Spreadschichten die Designregel eingehalten, dass die Gesamtdosis der eingebrachten Dotierungen im Vergleich zur einfachen

Epitaxieschicht konstant gehalten wird. Mit anderen Worten kann bei einer Erhöhung der Konzentration an einer Stelle an einer anderen Stelle eine niedrigere Dotierungskonzentration gewählt werden, um einen Ausgleich zu schaffen.

Eine Weiterbildung der Erfindung sieht vor, dass an die Bereiche erster

Dotierung der Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses Übergangsbereiche mit einer im Vergleich zur Epitaxieschicht stärkeren Dotierung erster Art angrenzen, wobei an die Bereiche zweiter Dotierung der Zwischenschicht zumindest teilweise die

Epitaxieschicht angrenzt. Im Vergleich zur zuvor beschriebenen

Ausführungsform werden hier keine vollständigen Spreadschichten, sondern lediglich an die Bereiche zweiter Dotierung der Zwischenschicht angrenzenden Übergangsbereiche oder Spreadbereiche verwendet. Es ergibt sich hieraus eine weitere Optimierung des Durchlasswiderstands des MOSFET. Das beschriebene

Design kann praktisch beispielsweise über ein Mehrfachimplant unterschiedlicher Tiefen in Kombination mit einem Maskenspacer realisiert werden.

Eine spezielle Ausgestaltung der Erfindung sieht vor, dass die Bereiche erster Dotierung der Zwischenschicht ein doppeltrichterförmiges oder ein

sanduhrförmiges Profil aufweisen. Mit anderen Worten verjüngt sich die horizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht jeweils von oben und von unten zur Mitte der Zwischenschicht hin. Auch mit dieser Maßnahme lässt sich die Durchbruchspannung erhöhen. Alle

beschriebenen Maßnahmen sind sofern geometrisch möglich selbstverständlich miteinander kombinierbar.

Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass ein Kanal des

Sperrschichtfeldeffekttransistors und ein Kanal des MOSFET vertikal übereinander angeordnet sind Die Periodizität (Zellpitch) des Sperrschichtfeldeffekttransistors kann dabei dem halben Zellpitch der TrenchMOS-Zelle entsprechen.

Auf diese Art lassen sich die Beiträge des Sperrschichtfeldeffekttransistors zum

Widerstand RDS _OP minimieren. Ausgehend von einer optimalen Position ist die

Funktion des Bauelements dabei relativ wenig sensibel gegen eine laterale

Verschiebung (Dejustage) der JFET-Region gegenüber der MOS-Region

beziehungsweise einer Änderung der Größe von dpjFET.

Mit Vorteil ist vorgesehen, dass der funktionale Sperrschichtfeldeffekttransistor elektrisch in Reihe mit dem MOSFET geschaltet ist. Unter dem MOSFET wird hier der klassische, funktionale MOSFET innerhalb des Bauteils, also im Regelfall der oberhalb der Zwischenschicht angeordnete Bereich des Bauelements, verstanden. Hierdurch wird die Integration einer auf Kurzschlussfestigkeit ausgelegten MOSFET-JFET- Kaskade in einem einzigen Bauteil ermöglicht. Ein Vorteil dieser Konfiguration ist, dass der JFET über den Spannungsabfall der MOS-Region gegengekoppelt mit dem

MOSFET ist und damit den Strom nach oben begrenzt: Steigt der Drainstrom soweit an, dass der Spannungsabfall über der MOS-Region in die Größenordnung des Betrages der Pinch-Spannung des JFET kommt, so trägt der JFET zur

Strombegrenzung maßgeblich bei. Der Drainstrom wird dann durch das Erreichen der Schwellbedingung (Pinch-Spannung) des JFETs begrenzt. Eine

Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Das Erreichen der Schwellbedingung kann durch den Spannungsabfall über beziehungsweise die

Dotierung der MOS-Region sowie die Pinch-Spannung in gewissen Grenzen eingestellt werden. Die JFET-Kanäle innerhalb der JFET-Region beziehungsweise innerhalb der

Zwischenschicht können auch eine andere Periodizität und/oder eine andere

Orientierung als die MOS-Zelle aufweisen. In anderen Worten können sich die

Elemente der MOS-Struktur, die auf einer bestimmten Breite des Chips angeordnet sind, in Anzahl und Abstand von den Elementen der Zwischenschicht unterscheiden.

Es kann auch ein beliebiger Winkel zwischen der Ausrichtung der Elemente der MOS- Ebene, also beispielsweise der Gateelektroden, und der Ausrichtung der Elemente der Zwischenebene vorhanden sein. Weiterhin sind andere JFET-Gateformen wie beispielsweise eine Wabenstruktur, eine

Quadratstruktur oder ähnliches möglich. Eine typische Ausdehnung der Bereiche erster Dotierung der Zwischenschicht liegt im Bereich von 500 nm. Vorteilhafterweise ist die laterale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht etwas größer als die der Bereiche erster Dotierung, beispielsweise um den Faktor 1 ,2 oder 1 ,5. Die Anzahl der Bereiche erster und zweiter Dotierung pro Einheitszelle der MOS-Struktur, also beispielsweise pro Gate-Trench, ergibt sich dann aus dem Verhältnis zwischen Abstand dieser MOS-Strukturen und der Periodizität der Zwischenschicht.

Die MOS-Struktur kann auf dem Chip (Aufsicht beziehungsweise Layout) als

Linienstruktur oder zweidimensionale Gitterstruktur vorhanden sein. Innerhalb der Ebene der JFET-Schicht beziehungsweise der Zwischenebene können hier auch dreidimensionale Strukturen wie Quadratgitter, Waben oder

Hexagonalgitter vorhanden sein. Diese können prinzipiell mit einer beliebigen analogen periodischen JFET-Gitterstruktur kombiniert werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen

angegeben und in der Beschreibung beschrieben.

Zeichnungen Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Figur 1 ein Ersatzschaltbild einer Ausführungsform der Erfindung, Figur 2 einen Querschnitt durch ein Ausführungsbeispiel eines erfindungsgemäßen MOSFET,

Figur 3 eine detaillierte Darstellung der Zwischenschicht aus Figur 2,

Figur 4 ein Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind,

Figur 5 ein weiteres Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind,

Figur 6 einen Querschnitt durch eine Ausführungsform, in den ein Pfad für ein Linienintegral schematisch eingezeichnet ist, Figur 7 einen Querschnitt durch eine Ausführungsform mit Übergangsschichten,

Figur 8 eine Weiterbildung des in Figur 7 gezeigten Ausführungsbeispiels,

Figur 9 ein weiteres Ausführungsbeispiel der Erfindung,

Figur 10 eine alternative Möglichkeit zur Ausgestaltung der Zwischenschicht,

Figur 1 1 drei Ausführungsformen, die sich in der Ausgestaltung der

Epitaxieschicht oberhalb der Zwischenschicht unterscheiden,

Figur 12 einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den Figuren 2 und 3 gezeigten Ausführungsbeispiel,

Figur 13 einen horizontalen Schnitt durch das Ausführungsbeispiel aus Figur 11 ,

Figur H eine Darstellung analog zu Figur 12,

Figur 15 zwei weitere Ausführungsformen des erfindungsgemäßen MOSFET, Figur 16 ein typisches Ausführungsbeispiel der Erfindung, und Figur 17 die Anwendbarkeit des Konzepts auf verschiedene Transistorkonzepte, und

Figur 18 Ausgangskennlinien von Ausführungsbeispielen. Ausführungsformen der Erfindung

Figur 1 zeigt ein Ersatzschaltbild einer Ausführungsform der Erfindung. Zu sehen sind dabei die typischen Elemente eines MOSFET 1 , nämlich der

Sourceanschluss 2, der Drainanschluss 4 sowie der Gateanschluss 6. Darüber hinaus sind zwei Widerstände eingezeichnet, nämlich der Widerstand des MOS- Bereichs 8 und der Widerstand der Driftregion 10. Durch die leitende Verbindung 12 zwischen dem Sourceanschluss 2 und dem JFET-Gate 14 wird ein

Sperrschichtfeldeffekttransistor gebildet, der hohe Ströme durch das Bauelement 1 wirkungsvoll begrenzt.

Wenn die über der MOS-Region 6und 8 abfallende Spannung größer oder gleich dem Betrag der Pinch-Spannung des Sperrschichtfeldeffekttransistors wird, nimmt dieser die weitere Drainspannungszunahme auf. Eine

Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Die genaue Funktionsweise des Sperrschichtfeldeffekttransistors oder JFETs wird im

Folgenden noch anhand der weiteren Figuren erläutert.

Figur 2 zeigt einen Querschnitt durch ein Ausführungsbeispiel eines

erfindungsgemäßen MOSFET 20. Gezeigt ist dabei nur ein Ausschnitt des Bauelements, typischerweise kann das Bauelement aus einer Vielzahl von Einheitszellen bestehen. Ebenfalls sind einige Elemente des MOSFET 20 nicht vollständig dargestellt.

Auf einem typischerweise hochdotierten Substrat 21 ist eine n-dotierte

Epitaxieschicht 22 aufgebracht, in der wiederum eine Zwischenschicht 24 eingebettet ist. Praktisch ist die Epitaxieschicht in einen oberen Bereich 22.1 und einen unteren Bereich 22.2 aufgeteilt. Nach unten hin stellt eine Metallisierung 26 den Drainanschluss dar. Die Zwischenschicht 24 ist in Figur 2 zunächst ohne weitere Details dargestellt. Im oberen Bereich der Figur sind die typischen Elemente eines Trench-MOSFET 20 dargestellt: Es ist eine Metallisierung 28 als Sourcekontakt 2 und eine Metallisierung 30 als Gatekontakt zu erkennen.

Weiterhin sind der n-dotierte Sourcebereich 34 sowie der in einem Trench, also einer Grabenstruktur, angeordnete Gatebereich 36 dargestellt. Der Gatebereich 36 wird durch eine isolierende Schicht 38 vom Sourcebereich 32 und von der

Epitaxieschicht 22 getrennt. Wird zwischen dem Sourcekontakt 2 und dem Gatekontakt 4 eine Spannung angelegt, so fließt ein elektrischer Strom in der Figur von oben nach unten, also vertikal, durch den MOSFET 20, wenn am Gatekontakt 32 eine Spannung oberhalb der Thresholdspannung des MOSFET 20 anliegt und am Drain 26 eine gegenüber dem Sourcekontakt 28 positive

Spannung anliegt.

Figur 3 zeigt eine detaillierte Darstellung der Zwischenschicht 24 aus Figur 2. Im oberen und im unteren Bereich der Figur sind darüber hinaus jeweils die oberen und unteren Teile der an die Zwischenschicht 24 angrenzenden Epitaxieschicht

22.1 , 22.2 zu sehen. Es wird deutlich, dass die Zwischenschicht 24 in

horizontaler beziehungsweise lateraler Richtung eine spezielle Struktur aufweist. So sind in der Zwischenschicht p-dotierte Bereiche 40.1 , 40.2 und 40.3 sowie n- dotierte Bereiche 42.1 und 42.2 vorhanden. Es sei an dieser Stelle noch einmal darauf hingewiesen, dass, wie bei MOSFETs üblich, die dargestellten

Ausführungsbeispiele auch mit jeweils umgekehrter Dotierung hergestellt werden können.

Wichtige Designparameter für die Funktionalität des Bauelements 20 sind die Abmessungen der p-dotierten Bereiche 40 sowie der n-dotierten Bereiche 42 ebenso wie die Dicke lj _fe t der Zwischenschicht 22. Die Zwischenschicht 22 als solche bildet insgesamt die sogenannte JFET-Region. Die Breite der p-dotierten Bereiche 40 wird dabei mit dpj _f et und die Breite der n-dotierten Bereiche 42 mit dj _f et bezeichnet. Schematisch eingezeichnet ist wiederum die leitende Verbindung 12, die die elektrische Verbindung zwischen den p-dotierten Bereichen 40 und dem Sourceanschluss 2 herstellt. Ebenfalls schematisch und lediglich zur Verdeutlichung des Funktionsprinzips ist das Schaltsymbol 16 des

Sperrschichtfeldeffekttransistors eingezeichnet, dessen Sourceanschluss 17 im in der Figur oberen Bereich der Epitaxieschicht 22 liegt, wohingegen der Drainanschluss 18 des Sperrschichtfeldeffekttransistors 16 sich im unteren

Bereich der Epitaxieschicht 22 befindet. Der Gateanschluss 19 des Sperrschichtfeldeffekttransistors ist mit den p-dotierten Bereichen 40 verbunden. Somit stellen diese p-dotierten Bereiche 40 das Gate des

Sperrschichtfeldeffekttransistors16 dar.

Ein weiterer wichtiger Designparameter sind die Dotierungen der Bereiche 40 und 42. Figur 4 zeigt ein Diagramm, in dem mögliche Dotierungskonzentrationen für die n-dotierten Bereiche 42 in Abhängigkeit von der Breite der n-dotierten

Bereiche 42 für verschiedene JFET-Pinch-SpannungenU _gJFETth , das heißt, über eine entsprechende Wahl der Parameter kann die Pinch-Spannung des JFET eingestellt werden. Alle dargestellten Werte sind dabei für eine

Dotierungskonzentration der p-dotierten Gebiete von 5*10 ¹⁸ /cm ³ berechnet worden. Kurve 101 gilt für die minimale Größe für djfet für die jeweilige

Dotierungskonzentration. Kurve 102 gilt für eine JFET-Pinch-Spannung Ugthr = 5V, Kurve 103 gilt für eine JFET-Pinch-Spannung Ugthr = 10V, Kurve 104 gilt für eine JFET-Pinch-Spannung Ugthr = 20V und Kurve 105 gilt für eine JFET-Pinch- Spannung Ugthr = 50V.

Figur 5 zeigt ein Diagramm analog zu Figur 4 mit dem Unterschied, dass von einer Dotierungskonzentration von 5*10 ¹⁷ /cm ³ für die p-dotierten Bereiche

ausgegangen wird.

Die der JFET-Region, die zwischen dem Kontakt 17und 19

(siehe zum Beispiel Figur 2 und 3) anliegt, ist dadurch gekennzeichnet, dass die n- seitigen Raumladungszonen gleich groß wie djfet werden, das heißt, zwischen den p- dotierten Bereichen 40 verschwinden die quasineutralen Gebiete der n- Majoritätsladungsträger der n-dotierten Bereiche 42. Die Tiefe tjfet und die n-Dotierung innerhalb des MOS-Bereichs sind zur Berücksichtigung des Kurzschlussverhaltens so gewählt, dass für den angestrebten Sättigungsstrom sat bei anliegender Spannung Uds=Ucc, was typischerweise 50% der nominalen Sperrfestigkeit der Bauelemente entspricht, für n-Majoritätsladungsträger ein Potenzialabfall „UMOS" bis zur n-Öffnung der JFET-Region 24 erreicht wird, die den JFET in den strombegrenzenden Zustand versetzt. In anderen Worten vergrößert sich durch die Vorspannung die

Raumladungszonen der die n-Schicht 42 umschließenden pn-Verbindungen soweit, dass sie größer oder gleich djfet ist. UMOS hat zweckmäßigerweise Werte von mindestens 1V, typischerweise zwischen 5 V und 20 V. Eine sinnvolle Obergrenze kann 20% der Sperrspannung betragen. Es gilt

UMOS = Ug _JFE T _THR ^{U N D U} MOS = J, _n ti(t _jfet) E dl wobei der Pfad für das Linienintegral in der Figur 6 als Int1 eingezeichnet ist. Das Linienintegral Int1 verläuft vom Sourcebereich 34 durch die Epitaxieschicht 22 zum n-dotierten Bereich 42.

Die laterale Ausdehnung und Dotierung der n-Gebiete 40 und der p-Gebiete 42 innerhalb der JFET-Region sind so gewählt, dass bei Uds=0V die n-Öffnung djfet größer als die doppelte n-seitige Raumladungszone der pn-Verbindung zwischen NA und ND ist, sodass im spannungslosen Zustand innerhalb des n-Gebiets der JFET-Region n- Majoritätsladungsträger für den Stromtransport übrig bleiben.

Für den Fall des eindimensionalen abrupten pn-Übergangs ergibt sich hiernach folgende idealtypische Designregel:

2 e _r ε ₀ ND

d ^{jfet > 2} * ~qe ^~ T ^Ubi NA * (NA + ND)

Der Grenzwert für djfet entspricht jeweils der untersten als djfet_min

eingezeichneten Kurve in Figur 4 und Figur 5. Für reale, räumliche Geometrien und Dotierverteilungen sind die entsprechenden Zusammenhänge analytisch nicht darstellbar, aber gleichermaßen vorhanden und numerisch lösbar. Ubi bezeichnet dabei die„eingebaute" Spannung, die bereits ohne äußere angelegte Spannung aufgrund der Dotierungen im Valenz- und Leitungsband über dem pn- Übergang abfällt. NA ist die p-Dotierungskonzentration und ND die n- Dotierungskonzentration.

Figur 7 zeigt einen Querschnitt durch eine Ausführungsform mit

Übergangsschichten 50.1 , 50.2, die jeweils oberhalb und unterhalb der

Zwischenschicht 24 angeordnet sind. Die Übergangsschichten 50.1 , 50.2 weisen jeweils eine n-Dotierung höherer Konzentration als die Epitaxieschicht 22.1 beziehungsweise 22.2 auf. Durch eine solche Ausgestaltung wird verhindert, dass sich große Raumladungszonen beziehungsweise Stromeinengungen an den vertikalen pn-Übergängen zu den p-dotierten Bereichen 40 bilden.

Eingezeichnet ist weiterhin pijfet als laterale Abmessung der JFET-Struktur.

Figur 8 zeigt eine Weiterbildung des in Figur 6 gezeigten Ausführungsbeispiels, die sich durch eine dritte Übergangsschicht 50.3 auszeichnet, die zwischen dem

Sourcebereich 34 und der Epitaxieschicht 22 angeordnet ist. Es wird ebenfalls deutlich, dass die Dotierungen der drei Übergangsschichten ns _P i , ns _P 2 und ns _P 3 unterschiedlich sein können. In Figur 9 ist eine Variante gezeigt, in der die Übergangsschichten nicht den gesamten Querschnitt des MOSFET abdecken, sondern sich nur bereichsweise in den angesprochenen Schichten erstrecken. Sie werden daher als

Übergangsbereiche oder Spreadbereiche 52.1 , 52.2, 52.3 bezeichnet. Der

Übergangsbereich 52.1 befindet sich wiederum oberhalb der Zwischenschicht 24 im Bereich zwischen der Zwischenschicht 24 und der Epitaxieschicht 22. Der

Übergangsbereich 52.2 befindet sich unterhalb der Zwischenschicht 24 zwischen der Zwischenschicht 24 und der Epitaxieschicht 22. Die Übergangsbereiche 52.1 , 52.2 überspannen dabei jeweils den n-dotierten Bereich 42 zwischen zwei p- dotierten Bereichen 40.1 , 40.2. Darüber hinaus decken sie auf beiden Seiten des n-dotierten Bereichs der Zwischenschicht 24 einen kleinen Teil des

angrenzenden p-dotierten Bereichs 40.1 , 40.2 ab. Die Ausdehnung der

Übergangsbereiche 52.1 , 52.2 über die„Lücke" zwischen den p-dotierten

Bereichen 40.1 , 40.2 hinaus ist dabei etwa so groß wie die halbe Breite des n- dotierten Bereichs in der Zwischenschicht.

Der dritte Übergangsbereich 52.3 ist im Bereich, in welchem der Gatebereich 36, p- body 64 und Epitaxieschicht 22 aneinandergrenzen, angeordnet. Er weist eine relativ kleine Ausdehnung auf. Es wird deutlich, dass NA und N D, also ppjfet und rijfet, N DEPI sowie die Dotierung zwischen dem MOSFET-Body und der JFET-Region nicht konstant sein müssen, sondern eine Ortsabhängigkeit aufweisen können.

Figur 10 zeigt eine weitere Möglichkeit zur Ausgestaltung der Zwischenschicht 24. Auch hierbei ist es das Ziel, Stromeinengungen zu vermeiden. Im gezeigten Ausführungsbeispiel wird dies dadurch erreicht, dass die p-dotierten Bereiche 40 in der Nähe der Epitaxieschicht 22 etwas„zurückgezogen" werden. Man kann die

Zwischenschicht 24 hier als aus drei separaten Schichten 24.1 , 24.2, 24.3 aufgebaut verstehen, welche prinzipiell identisch aufgebaut sind, sich aber in der lateralen Ausdehnung unterscheiden. Die mittlere Schicht 24.2 ist im

Wesentlichen wie in den bereits beschriebenen Ausführungsbeispielen aufgebaut. Sie kann die dickste der drei Schichten 24.1 , 24.2, 24.3 sein.

Insbesondere ist die Breite des n-dotierten Bereichs 42.2 der mittleren Schicht

24.2 gleich der Breite der n-dotierten Bereiche 40 in den bereits beschriebenen Ausführungsbeispielen. Die obere Schicht 24.1 und die untere Schicht 24.3 des n-dotierten Bereichs 42 haben jedoch eine größere Ausdehnung. Es ergibt sich insgesamt ein grob sanduhrförmiger oder doppeltrichterförmiger Querschnitt für den n-dotierten Bereich 40.

Figur 1 1 zeigt drei Ausführungsformen, die sich in der Ausgestaltung der

Epitaxieschicht 22.1 oberhalb der Zwischenschicht 24 unterscheiden. Im linken Bereich der Figur ist ein Ausführungsbeispiel gezeigt, in dem unterhalb des Gate- Trenches 39 in der Epitaxieschicht 22 ein bis zur Zwischenschicht 24 reichender p-dotierter Bereich 62.1 eingebracht ist. In anderen Worten ist der Bereich zwischen Gate-Trench 39 und Zwischenschicht 24 zum größten Teil mit p- dotiertem Material gefüllt. Der Bereich der Zwischenschicht 24, der unterhalb des Gate-Trenches 39 liegt, besteht ebenfalls aus p-dotiertem Material. Es ist somit im Vergleich zu den bisher beschriebenen Ausführungsformen unterhalb des

Gate-Trenches 39 n-dotiertes Material durch p-dotiertes Material ersetzt worden.

Im mittleren Bereich der Figur 11 ist unterhalb des p-body-Bereichs 64 ein weiterer p-dotierter Bereich 62.2 angeordnet. Auch dieser Bereich ist im

Wesentlichen deckungsgleich über einem p-dotierten Bereich 40 der

Zwischenschicht 24 angeordnet. Im rechten Bereich der Figur 1 1 ist ein

Ausführungsbeispiel gezeigt, das beide Versionen miteinander kombiniert, also sowohl den p-dotierten Bereich 62.1 als auch den p-dotierten Bereich 62.2 aufweist. Alle in Figur 11 gezeigten Ausführungsformen haben den Vorteil, dass p-Ladungen zur Verfügung gestellt werden, die nicht im Kanalbereich liegen.

Figur 12 zeigt einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den Figuren 2 und 3 gezeigten Ausführungsbeispiel. Die vertikal verlaufende gestrichelte Linie kennzeichnet die Schnittebene des im rechten Bereich von Figur 12 dargestellten Schnitts. Es ist zu erkennen, dass die p-dotierten Gebiete 40 leitend mit dem Sourcepad 2 verbunden sind. Weiterhin ist zu erkennen, dass die im Gate-Trench 39 angeordnete Gateelektrode 36 teilweise für die Kontaktierung unterbrochen wurde. Technisch lässt sich die

Kontaktierung beispielsweise mittels eines Kontaktimplants im Trench 39 in

Verbindung mit p-dotierten Querstegen 60 zwischen den p-dotierten Bereichen realisieren. Diese Querstege 60 sind in Figur 13 gezeigt.

Ebenfalls möglich ist eine Kontaktierung über tiefen Kontaktimplant. Bei zwei JFET- Kanälen pro parallel verlaufender MOS-Zelle sind dann keine Querstege zur elektrischen Verbindung der p-Gebiete notwendig. Die Kontaktierungen beschränken sich dabei nicht auf parallel zum Trench laufende JFET-Strukturen sondern können auch punktuell an Kontaktpunkten zwischen JFET-Gitter (p-Gebiete der JFET-Region) und den Kontaktausführungen erfolgen. Ebenfalls ist eine Kontaktierung der p-Gebiete außerhalb der aktiven MOS-Zellen denkbar.

Figur 13 zeigt einen horizontalen Schnitt entlang der horizontalen gestrichelten Linie aus Figur 12. Der Schnitt verläuft somit durch die Zwischenschicht 24 und parallel zu dieser. Als gestrichelte Linien sind die an sich über der dargestellten Ebene liegenden Gatebereiche 36 eingezeichnet. Nachdem die vertikale

Kontaktierung der p-dotierten Gebiete 40 mittels der Unterbrechungen der

Trenches 39 bewerkstelligt wird, ist hier zu erkennen, dass die einzelnen p- dotierten Gebiete 40 miteinander verbunden werden, indem die n-dotierten

Bereiche 42 der Zwischenschicht 24 unterbrochen werden.

Figur 14 zeigt eine Darstellung analog zu Figur 13. Anhand der wiederum als gestrichelte Linien eingezeichneten Gatebereiche 36 wird deutlich, dass die

Zwischenebene 24 um einen beliebigen Winkel α zum Rest des MOSFET

gedreht werden kann. Mit anderen Worten kann zwischen beispielsweise den

Gate-Trenches 39 und den n-dotierten Bereichen 42 der Zwischenschicht 24 ein Winkel von beispielsweise 20°, 45° oder auch 90° bestehen. Selbstverständlich können die n-dotierten Bereiche 42 der Zwischenschicht 24 aber auch parallel zu den Gatebereichen 39 verlaufen. Ebenfalls sind unterschiedliche Periodizitäten möglich.

Figur 15 zeigt zwei Ausführungsformen des erfindungsgemäßen MOSFET 20, die sich lediglich durch die Struktur der Zwischenschicht 24 und hierbei wiederum durch Abstand und Anzahl der n-dotierten Bereiche 42 und der p-dotierten Bereiche 40 der Zwischenschicht 24 unterscheiden. Im linken Bereich der Figur ist ein Beispiel gezeigt, das pro MOS-Zelle lediglich einen n-dotierten Bereich 42 in der Zwischenschicht 24 aufweist. Das im rechten Teil der Figur dargestellte Ausführungsbeispiel hingegen weist pro Einheitszelle fünf n-dotierte Bereiche 42 auf, von denen einer zentral unter dem Gatetrench 39 liegt und, da nur eine Halbzelle gezeigt ist, nur zur Hälfte dargestellt ist. Die zwischen den n-dotierten Bereichen 42 liegenden p-dotierten Bereiche 40 sind etwas breiter als die n- dotierten Bereiche 40 ausgeführt.

Figur 16 zeigt ein typisches Ausführungsbeispiel. Alle wichtigen Dimensionen sind in der Figur noch einmal verdeutlicht. Es gelten die aus den anderen Figuren bereits bekannten Bezugszeichen.

Figur 17 zeigt die Anwendbarkeit des Konzepts auf verschiedene

Transistorkonzepte. Im linken Teil der Figur ist die bereits bekannte Integration in einen Trench-MOSFET zu sehen. Im mittleren Teil der Figur ist ein DMOS (englisch: double-diffused metal-oxide semiconductor field effect transistor) mit einer erfindungsgemäßen Zwischenschicht 24 zu sehen. Im rechten Teil der Figur ist ein VMOS (von englisch: v-groved MOS field-effect transistor) mit einer erfindungsgemäßen Zwischenschicht 24 dargestellt.

Figur 18 zeigt Ausgangskennlinien (107) von einem konventionellen MOSFET im Vergleich zu zwei erfindungsgemäßen MOSFETs (108), (109).

In einem konventionellen MOSFET ist eine ausgeprägte Zunahme des

Sättigungsstroms mit steigender Drainspannung zu erkennen. In den

erfindungsgemäßen MOSFET ist bei kleinen Drainspannungen eine starke Stromzunahme zu erkennen (das heißt guter Durchlasswiderstand). Für höhere Drainspannungen tritt ein scharfer Übergang in eine fast horizontale Kennlinie auf. Erreicht die Drainspannung die Pinch-Spannung des

Sperrschichtfeldeffekttransistors kommt es zum Übergang. Je nach Ausführung und Design kann der Sättigungsstrom bei hohen Drainspannungen, das heißt Spannungen oberhalb der Übergangsspannung, auf unterschiedliche Werte eingestellt werden, wie aus dem Vergleich der beiden erfindungsgemäßen MOSFET-Kennlinien zu entnehmen ist. Vorteilhafterweise wählt man die Lage der Pinch-Spannung des JFET so, dass sie deutlich oberhalb typischer

Durchlassspannungen in eingeschalteten Zustand des MOSFET liegt aber sinnvoller Weise 20% der Sperrspannung des MOSFET nicht überschreitet.

In allen beschriebenen Ausführungsbeispielen lassen sich selbstverständlich die Vorzeichen der Dotierungen vertauschen, ohne vom erfindungsgemäßen Konzept abzuweichen. In anderen Worten können alle beschriebenen n-

Dotierungen durch p-Dotierungen ausgetauscht werden und umgekehrt.