以下、図面を参照して本発明の好適な実� ��形態について詳細に説明する。なお、各図� ��において同一又は相当の部分に対しては同� ��の符号を附すこととする。

 図1は、本発明の実施形態に係る映像信号 伝送システムの構成を示す回路ブロック図で ある。図1に示す映像信号伝送システム1は、� ��像信号送信装置(Transmitter)10と映像信号受信� ��置(Receiver)20とを備えている。

 映像信号送信装置10は、RGB毎の映像信号(R /G/B_In)と、シンク信号(SYNC_In)と、データイネ� ��ブル信号(DE_In)と、ピクセルクロック(Pixcel  Clock_In)とを受けて、パケット処理した後に、 パラレル-シリアル変換したシリアルパケッ� �信号(Serial Data)を送信する。映像信号送信装 置10の詳細は後述する。

 映像信号受信装置20は、映像信号送信装� �10からシリアルパケット信号を受信して、シ リアル-パラレル変換した後に、アンパケッ� �処理し、RGB毎の映像信号(R/G/B_Out)と、シンク 信号(SYNC_Out)と、データイネーブル信号(DE_Out) と、ピクセルクロック(Pixcel Clock_Out)とを再� �する。映像信号受信装置20の詳細は後述する 。

 次に、映像信号送信装置10について詳細� �説明する。図2は、本発明の実施形態に係る� ��像信号送信装置の構成を示す回路ブロック� ��であり、図3は、図2に示す映像信号送信装� �における各部信号を示すタイミングチャー� �である。図2に示す映像信号送信装置(Transmitt er)10は、パッカー(Packer)11と、スクランブラー (Scrambler)12と、エンコーダ(Encoder)13と、シリア ライザー(Serializer)14とを備えている。なお、� ��クランブラー12とエンコーダ13とがエンコー ド部15を構成している。

 パッカー11は、RGB毎の映像信号(R/G/B_In)と� ��シンク信号(SYNC_In)と、データイネーブル信� ��(DE_In)と、ピクセルクロック(Pixcel Clock_In)と 、パケットのバイト数Nの設定値とを受ける(� ��3(a)~(d))。ここで、パケットのバイト数Nの設 定値は、映像信号の階調ビット数に関連付け されて予め設定された値である。

 パッカー11は、データイネーブル信号に� �づいて制御信号(D/K)を生成すると共に(図3(f)) 、パケットのバイト数Nの設定値に応じて、� �クセルクロックをN逓倍したバイトクロック( Byte Clock)を生成する(図3(g))。ここで、制御信 号とは、パケットのバイト数Nに応じたパル� �幅のパルスKを含む信号であり、詳細は後述� ��る。

 また、パッカー11は、バイトクロックに� �づいて、映像信号とシンク信号とをパケッ� �処理し、8ビット(すなわち、8パラレル)のパ� ��ット信号(Packet)を生成する(図3(h))。上記し� �ように、バイトクロックは、ピクセルクロ� �クをN逓倍したものであり、この値Nはパケッ トのバイト数であるので、パッカー11は、映� ��信号の階調ビット数に応じたパケットのバ� ��ト数Nで、映像信号とシンク信号とをパケッ ト処理することとなる。なお、パッカー11の� ��細は後述する。パッカー11は、これらの8ビ� ��トのパケット信号と、制御信号と、バイト� ��ロックとをスクランブラー12へ出力する。

 スクランブラー12は、乱数発生器を有し� �おり、この乱数発生器からの乱数を用いて� �バイトクロックに基づいて、8ビットのパケ� ��ト信号をスクランブル処理し、8ビットのス クランブルパケット信号(Scrambled Packet)を生� �する(図3(i))。このとき、スクランブラー12は 、制御信号のパルスKが存在する期間に対応� �るパケット信号の部分Aをスクランブル処理� ��ない。スクランブラー12は、8ビットのスク� ��ンブルパケット信号と制御信号とをエンコ� ��ダ13へ出力する。

 エンコーダ13は、バイトクロックに基づ� �て、スクランブルパケット信号をエンコー� �処理し、エンコードパケット信号(Encoded Pack et)を生成する(図3(j))。このとき、エンコーダ 13は、制御信号のパルスDが存在する期間に対 応するスクランブルパケット信号の部分を、 Dのマッピングに従ってエンコード処理し、� �御信号のパルスKが存在する期間に対応する� ��クランブルパケット信号の部分Aを、Dのマ� �ピングと異なるKのマッピングに従ってエン� ��ード処理を行う。例えば、エンコーダ13は� �8b10bエンコーダであり、8ビットのスクラン� �ルパケット信号から10ビットのエンコードパ ケット信号を生成する。エンコーダ13は、こ� ��らのエンコードパケット信号をシリアライ� ��ー14へ出力する。

 シリアライザー14は、バイトクロックを10 逓倍したクロックを生成する。シリアライザ ー14は、このクロックに基づいて、10ビット� �エンコードパケット信号をパラレル-シリア� ��変換し、1ビットのシリアルパケット信号(Se rial Data)を生成する(図3(k))。

 次に、パッカー11について詳細に説明す� �。図4は、本発明の実施形態に係るパッカー� ��構成を示す回路ブロック図であり、図5は、 図4に示すパッカーにおける各部信号を示す� �イミングチャートである。図4に示すパッカ� ��11は、FF(Flip Flop)31,32と、パターンセレクタ( Pattern Selector)33と、セレクタ34と、FF35,36と、� ��ンコーダ(ENC0~ENC3)37,38,39,40と、セレクタ41と� ��MUX(Multiplexer)42とを有している。

 FF31,32は、直列に接続されており、それぞ れ入力される信号を遅延させる。FF31は、デ� �タイネーブル信号(DE_In)を受けて、例えばピ� ��セルクロックの1周期分だけ遅延させてFF32� �出力する。同様に、FF32は、FF31からの出力信 号を、例えばピクセルクロックの1周期分だ� �遅延させる。FF31,32によってそれぞれピクセ� ��クロックの1周期分及び2周期分だけ遅延さ� �たデータイネーブル信号と、データイネー� �ル信号そのものは、パターンセレクタ33に入 力される。

 パターンセレクタ33は、データイネーブ� �信号と、ピクセルクロックの1周期分遅延し� ��データイネーブル信号と、ピクセルクロッ� ��の2周期分遅延したデータイネーブル信号と を用いて、データイネーブル信号の立上り遷 移のタイミング及び立下り遷移のタイミング を検出し、パターンセレクト信号(Pattern Selec t)を生成する(図5(e))。

 例えば、パターンセレクタ33は、データ� �ネーブル信号の立上り遷移のタイミング及� �立下り遷移のタイミングを検出し、この立� �り遷移のタイミングから立下り遷移のタイ� �ングまでにアクティブを示すパターンセレ� �ト信号を生成し、立下り遷移のタイミング� �ら立上り遷移のタイミングまでにブランク� �示すパターンセレクト信号を生成する。詳� �すれば、パターンセレクタ33は、立下り遷移 のタイミングから1ピクセル分だけブランク� �タート(BS)を示し、立上り遷移のタイミング� ��り1ピクセル分だけ前にブランクエンド(BE)� �示し、ブランクスタートとブランクエンド� �の間にブランク(BP)を示すパターンセレクト� ��号を生成する。パターンセレクタ33は、こ� �パターンセレクト信号をセレクタ34,41に供給 する。

 セレクタ34は、二つのD信号(例えば、LOWレ ベルの信号)と二つのK信号(例えば、HIGHレベ� �の信号)とを受ける。セレクタ34は、パター� �セレクト信号に基づいて、制御信号(D/K)を生 成する(図5(f))。例えば、セレクタ34は、パタ� ��ンセレクト信号がアクティブ又はブランク( BP)を示している期間には、D信号を選択し、� �ターンセレクト信号がブランクスタート(BS)� ��はブランクエンド(BE)を示している期間には 、K信号を選択する。ここで、ピクセルクロ� �クの1ピクセルがパケットのバイト数N、すな わち映像信号の階調ビット数に相当するので 、セレクタ34は、パルスDとパルスKとを含む� �御信号を生成することとなる。セレクタ34は 、この制御信号をMUX42へ出力する。

 一方、FF35,36は、それぞれ、例えばピクセ ルクロックに基づいて、映像信号(R/G/B_In)と� �ンク信号(SYNC_In)とのタイミングを合わせ、� �ンコーダ37~40へ出力する。

 エンコーダ37は、FF35によってタイミング� ��わせされた映像信号をエンコード処理し、� ��レクタ41へ出力する。同様に、エンコーダ38 ~40は、それぞれ、FF36によってタイミング合� �せされたシンク信号をエンコード処理し、� �レクタ41へ出力する。

 セレクタ41は、パターンセレクト信号に� �づいて、エンコーダ37~40の出力信号を合成し た8×Nビットの合成信号を生成する。例えば� �セレクタ41は、パターンセレクト信号がアク ティブを示している期間には、エンコーダ37� ��よってエンコードされた映像信号を選択出� ��し、ブランクスタートを示している期間に� ��、エンコーダ38によってエンコードされた� �ンク信号(Blank start)を選択出力する。また、 セレクタ41は、パターンセレクト信号がブラ� ��クを示している期間には、エンコーダ39に� �ってエンコードされたシンク信号(Blank)を選� ��出力し、ブランクエンドを示している期間� ��は、エンコーダ40によってエンコードされ� �シンク信号(Blank end)を選択出力する。セレ� �タ41は、このようにして生成された8×Nビッ� �の合成信号をMUX42へ出力する。

 MUX42には、ピクセルクロックが入力され� �と共に、パケットのバイト数Nの設定値が予� ��入力される。MUX42は、この設定値に応じて� �ピクセルクロック信号をN逓倍したバイトク� ��ックを生成する(図5(g))。MUX42は、このバイ� �クロックを用いて、セレクタ41からの信号を N多重化し、8バイトのパケット信号を生成す� ��(図5(h))。また、MUX42は、セレクタ34からの制 御信号とバイトクロックとを出力する。

 このように、本実施形態の映像信号送信� ��置10によれば、エンコード部15(本実施形態� �はエンコーダ13)によって、パッカー11からの 制御信号におけるパルスが存在する期間に対 応するパケット信号(本実施形態ではスクラ� �ブル処理後のスクランブルパケット信号)の� ��分が、他の部分と異なるエンコード処理が� ��われるので、これに対向する映像信号受信� ��置20では、デコードする際に制御信号を再� �することができる。この制御信号はパルス� �含み、このパルスのパルス幅はパケットの� �イト数に応じているので、対向する映像信� �受信装置20では、再生した制御信号における パルスのパルス幅によってパケットのバイト 数、すなわち映像信号の階調ビット数を判別 することができる。その結果、映像信号の階 調ビット数が変化し、映像信号送信装置10に� ��いてパケットのバイト数が異なっても、映� ��し対向する映像信号受信装置20では、映像� �号を適切に再生することができる。

 特に、将来、映像信号の階調ビット数が� ��加することが予想されるが、この映像信号� ��信装置10によれば、映像信号の階調ビット� �の増加に対応することができる。

 また、この映像信号送信装置10によれば� �シリアライザー14によって、送信信号がパラ レル-シリアル変換されるので、信号線の数� �減らすことができる。

 また、この映像信号送信装置10によれば� �信号をスクランブル処理しても、スクラン� �ラー12が制御信号のパルスが存在する期間に 対応するパケット信号の部分をスクランブル 処理しないので、映像信号送信装置10に対向� ��、この送信装置からの信号を受信する映像� ��号受信装置20では、制御信号を適切に再生� �ることができ、再生した制御信号からパケ� �トのバイト数、すなわち映像信号の階調ビ� �ト数を適切に判別することができる。

 次に、映像信号受信装置20について詳細� �説明する。図6は、本発明の実施形態に係る� ��像信号受信装置の構成を示す回路ブロック� ��であり、図7は、図6に示す映像信号受信装� �における各部信号を示すタイミングチャー� �である。図6に示す映像信号受信装置20は、� �シリアライザー(De-serializer)21と、デコーダ(De coder)22と、デスクランブラー(De-scrambler)23と、 アンパッカー(Un-packer)24とを備えている。な� �、デコーダ22とデスクランブラー23とがデコ� ��ド部25を構成している。

 デシリアライザー21は、映像信号送信装� �10からのシリアルパケット信号(Serial Data)を� ��ける(図7(a))。デシリアライザー21は、例え� �CDR(Clock Data Recovery)を有しており、シリアル パケット信号からバイトクロックを10逓倍し� ��クロックを再生する。デシリアライザー21� �、このクロックに基づいて、1ビットのシリ� ��ルパケット信号をシリアル-パラレル変換し 、10ビットのエンコードパケット信号(Encoded  Packet)を再生する(図7(b))。デシリアライザー21 は、エンコードパケット信号をデコーダ22へ� ��力する。また、デシリアライザー21は、こ� �クロックを10分周したバイトクロック(Byte Cl ock)を再生する(図7(c))。

 デコーダ22は、バイトクロックに基づい� �、エンコードパケット信号をデコード処理� �、スクランブルパケット信号(Scrambled Packet)� ��再生する(図7(d))。このとき、デコーダ22は� �エンコードパケット信号がDのマッピングに� ��応している場合にはDのマッピングに基づい てデコード処理を行いし、Kのマッピングに� �応している場合にはKのマッピングに基づい� ��デコード処理を行う。デコーダ22は、例え� �10b8bデコーダであり、10ビットのエンコード� ��ケット信号から8ビットにスクランブルパケ ット信号を生成する。また、デコーダ22は、� ��ンコードパケット信号がDのマッピングに対 応している場合にはパルスDを出力し、Kのマ� ��ピングに対応している場合にはパルスKを出 力することによって、制御信号を再生する(� �7(e))。デコーダ22は、8ビットのスクランブル パケット信号と制御信号とをデスクランブラ ー23へ出力する。

 デスクランブラー23は、スクランブラー12 における乱数発生器に対応した乱数発生器を 有している。この乱数発生器は、スクランブ ルパケット信号中に含まれる情報に基づいて リセットし、スクランブラー12における乱数� ��生器に同期した乱数を生成する。デスクラ� ��ブラー23は、この乱数発生器からの乱数を� �いて、バイトクロックに基づいて8ビットの� ��クランブルパケット信号をデスクランブル� ��理し、8ビットのパケット信号を再生する(� �7(f))。このとき、デスクランブラー23は、制� ��信号のパルスKが存在する期間に対応するス クランブルパケット信号の部分Aはデスクラ� �ブル処理しない。デスクランブラー23は、8� �ットのパケット信号と制御信号とをアンパ� �カー24へ出力する。

 アンパッカー24は、制御信号からパケッ� �のバイト数Nを判別する。アンパッカー24は� �このパケットのバイト数Nに応じてバイトク� ��ックをN分周してピクセルクロック(Pixcel Clo ck_Out)を再生する(図7(g))。アンパッカー24は、 このピクセルクロックに基づいて、8バイト� �パケット信号をアンパケット処理し、RGB毎� �映像信号(R/G/B_Out)と、シンク信号(SYNC_Out)と� �データイネーブル信号(DE_Out)とを再生する(� �7(h)~(j))。

 次に、アンパッカー24について説明する� �図8は、本発明の実施形態に係るアンパッカ� ��の構成を示す回路ブロック図であり、図9は 、図8に示すアンパッカーにおける各部信号� �示すタイミングチャートである。図8に示す� ��ンパッカー24は、パケットサイズディテク� �(Packet Size Detector)51と、DEMUX(Demultiplexer)52と� �パターンデコーダ(Pattern Decoder)53と、ピクセ ルデコーダ(Pixel Decoder)54と、シンクデコーダ (Sync Decoder)55とを有している。

 パケットサイズディテクタ51は、例えば� �イトクロックを用いて、制御信号(D/K)のパル スKのパルス幅をカウントし、パケットのバ� �ト数Nを判別する。パケットサイズディテク� ��51は、判別したパケットのバイト数Nをパケ� ��トサイズ信号(Packet Size)としてDEMUX52へ出力� ��る(図9(k))。

 DEMUX52には、パケット信号(Packet)と、バイ� ��クロック(Byte Clock)と、制御信号とが入力さ れる。DEMUX52は、パケットサイズ信号に応じ� �バイトクロックをN分周し、ピクセルクロッ� ��(Pixel Clock_Out)を再生する。DEMUX52は、このピ クセルクロックを用いて、パケット信号をN� �割し、8×Nビットのデマックスパケット信号( DEMUXed Packet)を再生すると共に(図9(l))、Nビッ� ��の分割信号を再生する。DEMUX52は、8×Nビッ� �のデマックスパケット信号及びNビットの分� ��信号をパターンデコーダ53へ出力する。ま� �、DEMUX52は、8×Nビットのデマックスパケット 信号をピクセルデコーダ54及びシンクデコー� ��55へ出力する。

 パターンデコーダ53は、8×Nビットのデマ� ��クスパケット信号とNビットの分割信号とを デコードし、パターンセレクト信号(Pattern Se lect)を生成する(図9(m))。例えば、パターンデ� ��ーダ53は、入力がKパターンで構成される場� ��に、そのパターンに応じてブランクスター� ��(BS)かブランクエンド(BE)を出力する。入力� �Dパターンの場合は、ブランクがスタートし� ��いればブランク(BP)を、終了していればアク ティブ(ACTIVE)をパターンセレクト信号として� ��クセルデコーダ54及びシンクデコーダ55へ出 力する。

 ピクセルデコーダ54は、8×Nビットのデマ� ��クスパケット信号をデコードし、RGB毎の映� ��信号(R/G/B_Out)を再生する。そして、ピクセ� �デコーダ54は、パターンセレクト信号に基づ いて、この映像信号を出力する。例えば、ピ クセルデコーダ54は、パターンセレクト信号� ��アクティブを示すときに、映像信号を出力� ��る。

 シンクデコーダ55は、8×Nビットのデマッ� ��スパケット信号をデコードし、シンク信号( SYNC_Out)を再生する。そして、シンクデコーダ 55は、パターンセレクト信号に基づいて、こ� ��シンク信号を出力する。例えば、シンクデ� ��ーダ55は、パターンセレクト信号がブラン� �スタート、ブランク、及びブランクエンド� �示すときに、シンク信号を出力する。

 このように、本実施形態の映像信号受信� ��置20によれば、デコード部25(本実施形態で� �デコーダ22)によって、複数のエンコードパ� �ット信号の部分であって、他の部分と異な� �エンコード処理が行われた部分に応じたパ� �ス幅のパルスを含む制御信号が再生される� �上記したように、この制御信号におけるパ� �スのパルス幅はパケットのバイト数に応じ� �いるので、アンパッカー24では、制御信号に おけるパルスのパルス幅によってパケットの バイト数、すなわち映像信号の階調ビット数 を判別することができ、このパケットのバイ ト数に応じて前記複数のパケット信号がアン パケット処理される。したがって、映像信号 の階調ビット数が変化し、映像信号送信装置 10において映像信号の1ピクセル毎のパケット のバイト数が異なっても、映像信号受信装置 20では、映像信号を適切に再生することがで� ��る。

 特に、将来、映像信号の階調ビット数が� ��加することが予想されるが、この映像信号� ��信装置20によれば、映像信号の階調ビット� �の増加に対応することができる。

 また、本実施形態の映像信号受信装置20� �よれば、デシリアライザー21によって、受信 信号がシリアル-パラレル変換されるので、� �号線の数を減らすことができる。

 また、本実施形態の映像信号受信装置20� �よれば、信号をスクランブル処理しても、� �スクランブラー23が制御信号のパルスが存在 する期間に対応するパケット信号の部分をス クランブル処理しないので、制御信号からパ ケットのバイト数、すなわち映像信号の階調 ビット数を適切に判別することができる。

 また、本実施形態の映像信号伝送システ� ��1によれば、上記したように、映像信号の階 調ビット数が変化しても、映像信号送信装置 10では、映像信号の1ピクセル毎のパケットの バイト数を異ならせ、映像信号受信装置20で� ��、映像信号の1ピクセル毎のパケットのバイ ト数を判別して、映像信号を適切に再生する ことができるので、映像信号を適切に送受信 することができる。

 特に、将来、映像信号の階調ビット数が� ��加することが予想されるが、この映像信号� ��送システム1によれば、映像信号の階調ビッ ト数の増加に対応することができる。

 また、この映像信号伝送システム1によれ ば、上記したように、映像信号送信装置10で� ��シリアライザー14によって送信信号がパラ� �ル-シリアル変換され、映像信号受信装置20� �はデシリアライザー21によって受信信号がシ リアル-パラレル変換されるので、信号線の� �を減らすことができる。

 また、この映像信号伝送システム1によれ ば、信号をスクランブル処理しても、制御信 号を適切に再生することができ、再生した制 御信号からパケットのバイト数、すなわち映 像信号の階調ビット数を適切に判別すること ができる。

 なお、本発明は上記した本実施形態に限� ��されることなく種々の変形が可能である。

 本実施形態の映像信号送信装置10では、� �御信号において、パルスKを、パターンセレ� ��ト信号のブランクスタートが存在する期間� ��対応する部分及びブランクエンドが存在す� ��期間に対応する部分の2箇所に挿入したが、 パルスKは、パターンセレクト信号のブラン� �スタートが存在する期間に対応する部分及� �ブランクエンドが存在する期間に対応する� �分のうちの何れか一方のみに挿入されても� �い。また、パターンセレクト信号のアクテ� �ブが存在する期間やブランクが存在する期� �に、パルスKが存在してもよい。

 また、本実施形態の映像信号受信装置20� �は、アンパッカー24において、再生された制 御信号からパケットのバイト数を判別したが 、映像信号送信装置10において用いられるパ� ��ットのバイト数の設定値を外部から入力す� ��形態であってもよい。この変形例に係る映� ��信号受信装置は、映像信号受信装置20にお� �てアンパッカー24に代えてアンパッカー24Aを 備えている点で本実施形態と異なっている。

 図10は、本発明の変形例に係るアンパッ� �ー24Aの構成を示す回路ブロック図であり、� �11は、図9と同様に、図10に示すアンパッカー 24Aにおける各部信号を示すタイミングチャー トである。アンパッカー24Aは、アンパッカー 24において、パケットサイズディテクタ41を� �えておらず、DEMUX42に入力されるパケットサ� ��ズ信号が外部より入力されている点で異な� ��ている(図11(k2))。

 このアンパッカー24Aを用いた変形例の映像� ��号受信装置でも、本実施形態の映像信号受� ��装置20と同様の利点を得ることができる。