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Patent Searching and Data


Title:
WAFER ENCAPSULATION
Document Type and Number:
WIPO Patent Application WO/2015/010638
Kind Code:
A1
Abstract:
A wafer encapsulation, comprising a wafer (100) having an upper surface (100a), a lower surface (100b), and a side wall; the upper surface (100a) of the wafer (100) comprises a sensing area or an element area (200), and a signal receiving pad area (160); a shallow groove structure is located outside the signal receiving pad area (160), and extends from the upper surface (100a) towards the lower surface (100b) along the side wall; the shallow groove structure comprises at least one first notch (220) and one second notch (230) below the first notch (220); a rewiring layer (280) is electrically connected to the signal receiving pad area (160) and extends to the shallow groove structure; a wiring (440) has a first end point (440a) and a second end point (440b); the first end point (440a) is electrically connected to the rewiring layer (280) in the shallow groove structure; and the second end point (440b) is used for external electrical connection. The wafer encapsulation reduces the cladding thickness (H3) of an encapsulation layer (460) therein, increases the sensitivity of the sensing area (200), and maintains the structural strength of the substrate (150).

Inventors:
HO, Yen-Shih (10FNo.490, Heti RD. Sanmin Dist, Kaohsiung City Taiwan 807, 807, CN)
LIU, Tsang-Yu (7FNo.118, Jiaren St.Zhubei Cit, Hsinchu County Taiwan 302, 302, CN)
CHANG, Shu-Ming (3F.No.14, Ln.107 Chengtian Rd., Tucheng Dist, New Taipei City 236 Taiwan 236, 236, CN)
HUANG, Yu-Lung (No.12, Ln.303 Sec.2, Yuanlin Rd., Daxi Townshi, Taoyuan County 335 Taiwan 335, 335, CN)
LIN, Chao-Yen (No.113, Sec.1 Mingdeng Rd., Ruifang Dist, New Taipei City Taiwan 224, 224, CN)
SUEN, Wei-Luen (1FNo.2, Aly.2 Ln.150, Yuanshan Rd., Zhonghe Dist, New Taipei City Taiwan 235, 235, CN)
CHEN, Chien-Hui (3FNo.65, Ln.829 Zhuangjing Rd.,Zhongli Cit, Taoyuan County Taiwan 320, 320, CN)
Application Number:
CN2014/082930
Publication Date:
January 29, 2015
Filing Date:
July 24, 2014
Export Citation:
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Assignee:
XINTEC INC. (9FNo.23, Jilin Rd. Jhongli Cit, Taoyuan County 320 Taiwan, 32062, CN)
International Classes:
H01L23/31; H01L23/488
Domestic Patent References:
WO2012144869A22012-10-26
Foreign References:
US20130307125A12013-11-21
CN102244047A2011-11-16
CN1340212A2002-03-13
US7199345B12007-04-03
US20090283845A12009-11-19
JP2010073765A2010-04-02
Attorney, Agent or Firm:
LINDA LIU & PARTNERS (F16Tower C, Beijing Global Trade Center 36 North Third Ring East Road, Dongcheng District, Beijing 3, 100013, CN)
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Claims:
权利要求

1. 一种晶片封装体, 其特征在于, 包括:

一晶片, 具有一上表面、 一下表面及一侧壁, 其中该晶片于该上表 面包括一感测区或一元件区、 及一信号接垫区;

一浅凹槽结构, 位于该信号接垫区外侧, 并沿着该侧壁自该上表面 朝该下表面延伸, 其中该浅凹槽结构至少具有一第一凹口及一第二凹口, 且该第二凹口位于该第一凹口下方;

一重布线层, 电性连接该信号接垫区且延伸至该浅凹槽结构; 以及 一接线, 具有一第一端点及一第二端点, 其中该第一端点于该浅凹 槽结构内电性连接该重布线层, 该第二端点用于外部电性连接。

2. 根据权利要求 1所述的晶片封装体, 其特征在于, 该第一凹口具有 一第一侧壁及一第一底部, 且该重布线层延伸至该第一凹口的该第一侧 壁及该第一底部。

3. 根据权利要求 2所述的晶片封装体, 其特征在于, 该第二凹口自该 第一凹口的该第一底部朝该下表面延伸, 其中该第二凹口具有一第二侧 壁及一第二底部。

4. 根据权利要求 3所述的晶片封装体, 其特征在于, 该第一底部的横 向宽度宽于该第二底部, 该接线的该第一端点电性连接至位于该第一底 部的该重布线层上。

5. 根据权利要求 3所述的晶片封装体, 其特征在于, 该重布线层自该 上表面延伸至该第二凹口的该第二侧壁及该第二底部。

6. 根据权利要求 5所述的晶片封装体, 其特征在于, 该第一底部的横 向宽度窄于该第二底部, 其中该接线的该第一端点电性连接至位于该第 二底部的该重布线层上。

7. 根据权利要求 3所述的晶片封装体, 其特征在于, 该晶片包括一基 底及一绝缘层, 其中该第一凹口的该第一侧壁邻接该绝缘层及部分的该 基底, 该第二凹口的该第二侧壁邻接该基底。

8. 根据权利要求 7所述的晶片封装体,其特征在于,还包括一封装层, 该封装层覆盖该接线及该上表面, 并于该感测区或该元件区上方形成一 扁平化接触表面, 其中该第一底部的横向宽度宽于该第二底部, 且该接 线的该第一端点电性连接至位于该第一底部的该重布线层上, 该接线的 一最高部分突出于该晶片的该上表面, 且该封装层于该感测区或该元件 区上的覆盖厚度决定于该接线的该最高部分与该第一凹口的该第一底部 之间的距离与该第一凹口的深度的差值。

9. 根据权利要求 8所述的晶片封装体, 其特征在于, 该晶片为一生物 辨识晶片。

10. 根据权利要求 7所述的晶片封装体, 其特征在于, 还包括一封装 层, 该封装层覆盖该接线及该上表面, 并于该感测区或该元件区上方形 成一扁平化接触表面, 其中该第一底部的横向宽度窄于该第二底部, 该 重布线层还延伸至该第二凹口的该第二侧壁及该第二底部, 且该接线的 该第一端点电性连接至位于该第二底部的该重布线层上, 该接线的一最 高部分突出于该晶片的该上表面, 且该封装层于该感测区或该元件区上 的覆盖厚度决定于该接线的该最高部分与该第二凹口的该第二底部之间 的距离与该浅凹槽结构的深度的差值。

11. 根据权利要求 10所述的晶片封装体, 其特征在于, 该晶片为一指 纹辨识晶片。

12. 根据权利要求 10所述的晶片封装体, 其特征在于, 该重布线层未 延伸至该第二凹口的边缘。

13. 根据权利要求 1所述的晶片封装体, 其特征在于, 还包括一保护 层, 该保护层覆盖该重布线层, 并于该浅凹槽结构内形成一开口, 供该 接线的该第一端点电性连接该重布线层。

14. 根据权利要求 13所述的晶片封装体, 其特征在于, 该信号接垫区 由该保护层覆盖。

15. 根据权利要求 1所述的晶片封装体, 其特征在于, 该接线的该第 二端点为焊接的起始点。

16. 根据权利要求 1所述的晶片封装体, 其特征在于, 该重布线层未 延伸至该浅凹槽结构的边缘。

17. 根据权利要求 1所述的晶片封装体, 其特征在于, 该接线的该第 一端点及该第二端点低于该晶片的该上表面, 该接线的一最高部分突出 于该晶片的该上表面。

18. 根据权利要求 17所述的晶片封装体, 其特征在于, 还包括一封装 层, 该封装层覆盖该接线及该上表面, 并于该感测区或该元件区上方形 成一扁平化接触表面, 其中该封装层于该感测区或该元件区上的覆盖厚 度决定于该接线的该最高部分与该浅凹槽结构的底部之间的距离与该浅 凹槽结构的深度的差值。

19. 一种晶片封装体, 其特征在于, 包括:

一晶片, 具有一上表面、 一下表面及一侧壁, 其中该晶片于该上表 面包括一感测区或一元件区、 及一信号接垫区;

一浅凹槽结构, 位于该信号接垫区外侧, 并沿着该侧壁自该上表面 朝该下表面延伸, 其中该浅凹槽结构至少具有一第一凹口及一第二凹口, 且该第二凹口位于该第一凹口下方;

一重布线层, 电性连接该信号接垫区且延伸至该浅凹槽结构; 一接线, 具有一第一端点及一第二端点, 该第一端点于该浅凹槽结 构内电性连接该重布线层, 该第二端点用于外部电性连接, 其中该晶片 包括一半导体基底及一绝缘层, 该第一凹口的侧壁邻接该绝缘层, 该第 二凹口的侧壁邻接该半导体基底, 且该第一凹口的底部暴露出该半导体 基底的表面; 以及

一封装层, 至少覆盖该接线。

20. 一种晶片封装体, 其特征在于, 包括:

一晶片, 具有一上表面、 一下表面及一侧壁, 其中该晶片于该上表 面包括一感测区或一元件区、 及一信号接垫区;

一浅凹槽结构, 位于该信号接垫区外侧, 并沿着该侧壁自该上表面 朝该下表面延伸, 其中该浅凹槽结构至少具有一第一凹口及一第二凹口, 且该第二凹口位于该第一凹口下方;

一重布线层, 电性连接该信号接垫区且延伸至该第一凹口及该第二 凹口的侧壁及底部;

一接线, 具有一第一端点及一第二端点, 其中该第一端点于该第二 凹口的底部电性连接该重布线层, 该第二端点用于外部电性连接, 且其 中该第一凹口的底部的横向宽度窄于该第二凹口的底部的横向宽度; 以 及

一封装层, 至少覆盖该接线。

21. 一种晶片封装体, 其特征在于, 包括:

一晶片, 具有一上表面、 一下表面及一侧壁, 其中该晶片于该上表 面包括一感测区或一元件区、 及一信号接垫区;

一浅凹槽结构, 位于该信号接垫区外侧, 并沿着该侧壁自该上表面 朝该下表面延伸, 其中该浅凹槽结构至少具有一第一凹口及一第二凹口, 且该第二凹口位于该第一凹口下方;

一重布线层, 电性连接该信号接垫区且延伸至该浅凹槽结构; 一接线, 具有一第一端点及一第二端点, 该第一端点于该浅凹槽结 构内电性连接该重布线层, 该第二端点用于外部电性连接, 其中该接线

Description:
晶片封装体

技术领域:

本发明有关于一种晶片封装技术, 特别为有关于一种晶片封装体及 其制造方法。 背景技术:

晶片封装制程是形成电子产品过程中的重要歩 骤。 晶片封装体除了 将晶片保护于其中, 使其免受外界环境污染外, 还提供晶片内部电子元 件与外界的电性连接通路。

传统具有感测功能的晶片封装体, 如图 4所揭示的指纹辨识晶片封装 体, 是将指纹辨识晶片 520置于印刷电路板 510上, 并通过多条接线 530自 晶片 520上表面的接垫区焊接至印刷电路板 510上, 之后再以封装层 540覆 盖指纹辨识晶片 520。 由于接线 530突出的高度使得封装层 540的厚度无法 降低, 为了避免因封装层 540太厚而影响感测区 523的敏感度, 封装后的 指纹辨识晶片 520的周围侧边高度设计成高于中央的感测区 523, 因此无 法形成平坦表面。 此外, 由于接线 530邻近于指纹辨识晶片 520的边缘, 因此容易于焊接过程中因碰触晶片边缘而造成 短路或断线, 致使良率下 降。

因此, 有必要寻求一种新颖的晶片封装体及其制造方 法, 以降低封 装层的厚度, 进而提升晶片封装体的感测灵敏度, 并提供一种具有扁平 化接触表面的晶片封装体。 发明内容:

本发明实施例提供一种晶片封装体, 包括一晶片, 具有上表面、 下 表面及侧壁, 其中晶片于上表面包括一感测区或元件区、 及一信号接垫 区。 一浅凹槽结构, 位于信号接垫区外侧, 并沿着侧壁自上表面朝下表 面延伸。 浅凹槽结构至少具有一第一凹口及一第二凹口 , 且第二凹口位 于第一凹口下方。 一重布线层电性连接信号接垫区且延伸至浅凹 槽结构。 一接线, 具有第一端点及第二端点, 其中第一端点于浅凹槽结构内电性 连接重布线层, 第二端点用于外部电性连接。

本发明实施例提供一种晶片封装体的制造方法 , 包括提供一晶圆, 该晶圆具有多个晶片, 每个晶片具有上表面及下表面, 其中晶片于上表 面包括一感测区或元件区、 及一信号接垫区。 于各晶片形成一浅凹槽结 构, 该浅凹槽结构位于信号接垫区外侧, 并自上表面朝下表面延伸。 浅 凹槽结构至少具有一第一凹口及一第二凹口, 且第二凹口位于第一凹口 下方。 于各晶片形成一重布线层, 该重布线层电性连接信号接垫区且延 伸至浅凹槽结构。 切割晶圆以分离该些晶片, 使得每一晶片具有一侧壁, 且浅凹槽结构沿着侧壁延伸。 于各晶片焊接一接线, 接线具有一第一端 点及一第二端点, 其中第一端点于浅凹槽结构内电性连接重布线 层, 第 二端点用于外部电性连接。

本发明实施例提供一种晶片封装体, 包括一晶片, 具有一上表面、 一下表面及一侧壁, 其中晶片于上表面包括一感测区或元件区、 及一信 号接垫区。 一浅凹槽结构位于信号接垫区外侧, 并沿着侧壁自上表面朝 下表面延伸。 浅凹槽结构至少具有一第一凹口及一第二凹口 , 且第二凹 口位于第一凹口下方。 一重布线层电性连接信号接垫区且延伸至浅凹 槽 结构。 一接线具有一第一端点及一第二端点, 第一端点于浅凹槽结构内 电性连接重布线层, 第二端点用于外部电性连接。 晶片包括一半导体基 底及一绝缘层, 第一凹口的侧壁邻接绝缘层, 第二凹口的侧壁邻接半导 体基底, 且第一凹口的底部暴露出半导体基底的表面。 一封装层至少覆 盖接线。

本发明实施例提供一种晶片封装体, 包括一晶片, 具有一上表面、 一下表面及一侧壁, 其中晶片于上表面包括一感测区或元件区、 及一信 号接垫区。 一浅凹槽结构位于信号接垫区外侧, 并沿着侧壁自上表面朝 下表面延伸。 浅凹槽结构至少具有一第一凹口及一第二凹口 , 且第二凹 口位于第一凹口下方。 一重布线层电性连接信号接垫区且延伸至第一 凹 口及第二凹口的侧壁及底部。 一接线具有一第一端点及一第二端点, 其 中第一端点于第二凹口的底部电性连接重布线 层, 第二端点用于外部电 性连接, 且其中第一凹口的底部的横向宽度窄于第二凹 口的底部的横向 宽度。 一封装层至少覆盖接线。

本发明实施例提供一种晶片封装体, 包括一晶片, 具有一上表面、 一下表面及一侧壁, 其中晶片于上表面包括一感测区或元件区、 及一信 号接垫区。 一浅凹槽结构位于信号接垫区外侧, 并沿着侧壁自上表面朝 下表面延伸。 浅凹槽结构至少具有一第一凹口及一第二凹口 , 且第二凹 口位于第一凹口下方。 一重布线层电性连接信号接垫区且延伸至浅凹 槽 结构。 一接线具有一第一端点及一第二端点, 第一端点于浅凹槽结构内 电性连接重布线层, 第二端点用于外部电性连接, 其中接线的一部分高 于晶片的上表面。 一封装层至少覆盖接线。

本发明可以降低晶片封装体中的封装层的覆盖 厚度, 增加感测区的 敏感度, 并且可以维持基底的结构强度。 附图说明:

图 1A至 1F绘示出根据本发明一实施例的晶片封装体的 造方法的剖 面示意图。

图 2至 3绘示出根据本发明各种实施例的晶片封装体 剖面示意图。 图 4绘示传统晶片封装体的剖面示意图。 附图中符号的简单说明如下:

100 晶片

100a 上表面

100b 下表面

120 晶片区

140、 260绝缘层

150 基底

160信号接垫区

180、 320、 340 开口

200、 523 感测区 /元件区

220 第一凹口

220a 第一侧壁

220b 第一底部

230 第二凹口

230a 第二侧壁

230b 第二底部

280 重布线层

300 保护层

360 粘着层

380 外部元件

400 接垫区

440、 530 接线

440a第一端点

440b第二端点 440c 最局部分

460、 540 封装层

480 装饰层

500 保护层

510 印刷电路板

520 指纹辨识晶片

Dl、 D2 度

HI 距离

H2 深度

H3 覆盖厚度。 具体实施方式:

以下将详细说明本发明实施例的制作与使用方 式。 然应注意的是, 本发明提供许多可供应用的发明概念, 其可以多种特定型式实施。 文中 所举例讨论的特定实施例仅为制造与使用本发 明的特定方式, 非用以限 制本发明的范围。 此外, 在不同实施例中可能使用重复的标号或标示。 这些重复仅为了简单清楚地叙述本发明, 不代表所讨论的不同实施例及 / 或结构之间具有任何关连性。 再者, 当述及一第一材料层位于一第二材 料层上或之上时, 包括第一材料层与第二材料层直接接触或间隔 有一或 更多其他材料层的情形。

本发明一实施例的晶片封装体可用以封装感测 晶片, 例如指纹辨识 器等生物辨识晶片。 然其应用不限于此, 例如在本发明的晶片封装体的 实施例中, 其可应用于各种包含有源元件或无源元件 (active or passive elements), 数字电路或模拟电路 (digital or analog circuits)等集成电路的电 子元件 (electronic components) , 例如是有关于光电元件 (opto electronic devices), 微机电系统 (Micro Electro Mechanical System, MEMS), 微流体 系统 (micro fluidic systems)、 或利用热、 光线、 电容及压力等物理量变化 来测量的物理感测器 (Physical Sensor) 0 特别是可选择使用晶圆级封装 (wafer scale package, WSP)的部分或全部制程对影像感测元件、发光 极 管 (light-emitting diodes, LEDs)、 太阳能电池 (solar cells), 射频元件 (RF circuits)、 力口速计 (accelerators)、 陀螺仪 (gyroscopes)、 微制动器 (micro actuators)、 表面声波元件 (surface acoustic wave devices)、 压力感测器 (process sensors)或喷墨头 (ink printer heads)等半导体晶片进行封装。

其中上述晶圆级封装制程主要是指在晶圆阶段 完成封装歩骤后, 再 予以切割成独立的封装体, 然而, 在一特定实施例中, 例如将已分离的 半导体晶片重新分布在一承载晶圆上, 再进行封装制程, 亦可称之为晶 圆级封装制程。另外, 上述晶圆级封装制程亦适用于通过堆叠 (stack)方式 安排具有集成电路的多片晶圆, 以形成多层集成电路 (multi-layer integrated circuit devices)的晶片封装体。

请参照图 1F, 其绘示出根据本发明一实施例的晶片封装体的 剖面示 意图。 在本实施例中, 晶片封装体包括一晶片 100、 一浅凹槽结构、 一外 部元件 380及一接线 (wire)440。 晶片 100具有一上表面 100a及一下表面 100b。 在一实施例中, 晶片 100包括邻近于上表面 100a的一绝缘层 140以 及其下方的基底 150, 一般而言, 绝缘层 140可由层间介电层 (ILD)、 金属 间介电层 (IMD)及覆盖的钝化层 (passivation)组成。在本实施例中, 绝缘层 140可包括无机材料, 例如氧化硅、 氮化硅、 氮氧化硅、 金属氧化物或前 述的组合, 或其他适合的绝缘材料。 在本实施例中, 基底 150可包括硅或 其他半导体材料。

在本实施例中, 晶片 100包括一信号接垫区 160以及一感测区 /元件区 200, 其可邻近于上表面 100a。 在一实施例中, 信号接垫区 160包括多个 导电垫, 可为单层导电层或具有多层的导电层结构。 为简化图式, 此处 仅以单层导电层作为范例说明, 且仅绘示出绝缘层 140内的一个导电垫作 为范例说明。 在本实施例中, 绝缘层 140内可包括一个或一个以上的开口 180, 暴露出对应的导电垫。

在一实施例中, 晶片 100的感测区 /元件区 200内含一感测元件。 例如 一生物感测晶片, 其感测元件可用以感测生物特征。 在另一实施例中, 晶片 100用以感测环境特征, 例如可包括一温度感测元件、 一湿度感测元 件、 一压力感测元件、 一电容感测元件或其他适合的感测元件。 又一实 施例中, 感测晶片 100可包括一影像感测元件。 在一实施例中, 感测晶片 100内的感测元件可通过绝缘层 140内的内连线结构而与导电垫电性连 接。

在一实施例中, 浅凹槽结构由一第一凹口 220组成, 位于信号接垫区 160外侧, 并沿晶片 100侧壁自上表面 100a朝下表面 100b延伸, 第一凹口 220包括一第一侧壁 220a及一第一底部 220b。在一实施例中,第一凹口 220 的第一侧壁 220a邻接绝缘层 140而暴露出其下方的基底 150。 在本实施例 中,第一凹口 220的深度 D1 (标示于图 1B中)不大于 15微米。在一实施例中, 通过蚀刻绝缘层 140所形成的第一凹口 220, 其侧壁 220a大致上垂直于上 表面 100a, 举例来说, 第一凹口 220的第一侧壁 220a与上表面 100a之间的 夹角可大约为 84°至 90°的范围。 此外, 在另一实施例中, 通过切割绝缘层 140所形成的第一凹口 220, 第一凹口 220的第一侧壁 220a与上表面 100a之 间的夹角可大约为 55°至 90°的范围。

在一实施例中, 可选择设置一绝缘层 260以顺应性设置于晶片 100的 上表面 100a上, 且延伸至第一凹口 220内的第一侧壁 220a及第一底部 220b, 并暴露出部分的信号接垫区 160。 在本实施例中, 绝缘层 260可包 括无机材料, 例如氧化硅、 氮化硅、 氮氧化硅、 金属氧化物或前述的组 合, 或其他适合的绝缘材料。

一图案化的重布线层 (redistribution layer, RDL)280,顺应性延伸至开 口 180及第一凹口 220的第一侧壁 220a及第一底部 220b上。 重布线层 280可 经由开口 180电性连接至信号接垫区 160。 在一实施例中, 重布线层 280设 置于绝缘层 260上, 因此可避免与基底 150电性接触。 在一实施例中, 重 布线层 280可包括铜、 铝、 金、 铂、 镍、 锡、 前述的组合、 导电高分子材 料、 导电陶瓷材料 (例如, 氧化铟锡或氧化铟锌)或其他适合的导电材料

一保护 (protection)层 300顺应性设置于重布线层 280及绝缘层 260上, 且延伸至第一凹口 220内。 保护层 300内包括一个或一个以上的开口, 暴 露出重布线层 280的一部分。 在本实施例中, 保护层 300内包括开口 320及 340, 分别暴露出信号接垫区 160及第一凹口 220内的重布线层 280。 在其 他实施例中, 保护层 300内可仅包括开口 340, 例如将信号接垫区 160的开 口 320覆盖。 在本实施例中, 保护层 300可包括无机材料, 例如, 氧化硅、 氮化硅、 氮氧化硅、 金属氧化物或前述的组合, 或其他适合的绝缘材料。

外部元件 380可为一基底, 通过一粘着层 (例如, 粘着胶 (glue))360贴 附于晶片 100的下表面 100b上。 在本实施例中, 外部元件 380可为电路板、 晶片或中介层 (interposer)。 以电路板为例, 其表面可具有一个或一个以上 的接垫区 400。

接线 440具有第一端点 440a及第二端点 440b, 其中, 第一端点 440a于 浅凹槽结构内电性连接重布线层, 第二端点 440b则用于外部元件的电性 连接, 且接线 440的一部分突出于晶片上表面 100a。 举例而言, 接线 440 可通过第二端点 440b电性连接电路板 380的接垫区 400、 及通过第一端点 440a电性连接第一凹口 220的第一底部 220b上的重布线层 280, 其中接线 440的最高部分 440c突出于晶片上表面 100a。 本实施例虽以接线 440的一 部分突出于晶片上表面 100a为例, 但其并不以此为限, 在各实施例中通 过浅凹槽结构亦可使接线 440低于上表面 100a。

在本实施例中, 晶片封装体可还包括一封装层 (encapsulant)460, 其 可选择性 (optionally)覆盖接线 440、 浅凹槽结构或延伸至晶片上表面 100a 上, 以于感测区 /元件区 200上方形成一扁平化接触表面。 封装层 (encapsulant)460一般由形塑材料 (molding material)或密封材料 (sealing material)构成。

在一实施例中, 可另外设置装饰层 480于封装层 460上, 且可依据设 计需求而具有色彩, 以显示具有感测功能的区域。 保护层 (例如, 蓝宝石 基底或硬塑胶 (hard mbber))500则可另外设置于装饰层 480上, 以进一歩提 供耐磨、 防刮及高可靠度的表面, 进而避免在使用晶片封装体的感测功 能的过程中感测装置受到污染或破坏。

根据本发明的上述实施例, 接线 440的最高部分 4400与浅凹槽结构的 底部 (亦即, 第一凹口 220的第一底部 220b)之间具有一距离 HI , 且浅凹槽 结构具有一深度 H2(亦即, 第一凹口 220的深度 Dl)。 封装层 460于感测区 / 元件区 200的覆盖厚度 H3决定于接线 440的最高部分 440c与浅凹槽结构的 底部之间的距离 HI与浅凹槽结构的深度 H2的差值 (Hl-H2)。 因此通过调 整浅凹槽结构的深度 H2, 可以降低封装层 460的覆盖厚度, 增加感测区的 敏感度, 同时形成扁平化的接触表面。 此外, 由于此种浅凹槽结构不需 要除去过多基底材料, 因此可以维持基底的结构强度。

请参照图 2至图 3, 其绘示出根据本发明各种实施例的晶片封装体 的 剖面示意图, 其中相同于图 1F中的部件使用相同的标号并省略其说明。 图 2中的晶片封装体的结构类似于图 1F中的晶片封装体的结构, 差异在于 图 2中晶片封装体还包括一第二凹口 230, 自第一凹口 220的第一底部 220b 朝下表面延伸, 第二凹口 230具有一第二侧壁 230a及一第二底部 230b, 其 中第二凹口 230的第二侧壁 230a邻接基底 150。 在下层的第二凹口 230的横 向宽度窄于上层的第一凹口 220。 在一实施例中, 绝缘层 260延伸至第二 凹口 230的第二侧壁 230a及第二底部 230b。

在本实施例中, 接线 440的最高部分 440c与第一凹口 220的第一底部 220b之间具有一距离 HI。 封装层 460于感测区 /元件区 200的覆盖厚度 H3 决定于接线 440的最高部分 440c与浅凹槽结构的底部之间的距离 HI与第 一凹口 220的深度 D1的差值 (H1-D1)。

在本实施例中, 接线 440的第一端点 440a电性接触上层第一凹口 220 的第一底部 220b上的重布线层 280, 因此除能够进一歩降低接线 440的最 高高度外, 还由于第二凹口 230增加了接线 440与第一凹口 220的第一底部 220b之间距, 因此可减少接线因碰触第一凹口 220边缘而短路或断线的机 率。

图 3中的晶片封装体的结构类似于图 2中的晶片封装体的结构, 差异 在于图 3中在下层的第二凹口 230的横向宽度宽于上层的第一凹口 220, 同 时, 重布线层 280进一歩延伸至下层的第二凹口 230的第二侧壁 230a及第 二底部 230b, 接线 440的第一端点 440a则自开口 340电性接触下层的第二 凹口 230的第二底部 230b上的重布线层 280。 另外, 上层的第一凹口 220贯 穿绝缘层 140之外, 还延伸至其下方的基底 150内。

在本实施例中, 接线 440的最高部分 440c与浅凹槽结构的底部 (亦即, 第二凹口 230的第二底部 230b)之间具有一距离 HI , 且浅凹槽结构具有一 深度 H2(亦即, 第一凹口 220的深度 D1加上第二凹口 230的深度 D2)。 封装 层 460于感测区 /元件区 200的覆盖厚度 H3决定于接线 440的最高部分 440c 与浅凹槽结构的底部之间的距离 HI与浅凹槽结构的深度 H2的差值

(m-H2)。

在本实施例中, 利用第二凹口 230进一歩延伸至基底 150内, 因此能 够进一歩降低接线 440的最高高度, 但较不影响基底的结构强度, 且可避 免直接以第一凹口 220向下延伸所致的过度蚀刻而造成绝缘层 140与基底 150介面的底切现象。

在其他实施例中, 接线 440以第二端点 440b为起点焊接至重布线层 280上形成第一端点 440a。

以下配合图 1A至 IF说明本发明一实施例的晶片封装体的制造方 , 其中图 1A至 1F绘示出根据本发明一实施例的晶片封装体的 造方法的剖 面示意图。

请参照图 1A, 提供一具有晶片区 120的晶圆, 晶片区 120包括多个晶 片 100, 每个晶片 100具有一上表面 100a及一下表面 100b。 在一实施例中, 晶片包括基底 150及邻近于上表面 100a的绝缘层 140, 一般而言, 绝缘层 140可由层间介电层 (ILD)、 金属间介电层 (IMD)及覆盖的钝化层 (passivation)组成。 在本实施例中, 绝缘层 140可包括无机材料例如, 氧化 硅、 氮化硅、 氮氧化硅、 金属氧化物或前述的组合或其他适合的绝缘材 料。 在本实施例中, 基底 150可包括硅或其他半导体材料。

在本实施例中, 每一晶片内包括一个或一个以上的信号接垫区 160, 其可邻近于上表面 100a且包括多个导电垫。 为简化图式, 此处仅绘示出 单一晶片区 120以及位于绝缘层 140内的一个导电垫。 在一实施例中, 导 电垫可为单层导电层或具有多层的导电层结构 。 此处, 仅以单层导电层 作为范例说明。 在本实施例中, 绝缘层 140内可包括一个或一个以上的开 口 180, 暴露出对应的导电垫。

在本实施例中, 每一晶片 100内具有一感测区 /元件区 200, 其可邻近 于上表面 100a。 在一实施例中, 感测区 /元件区 200用以感测生物特征, 例 如可包括一指纹辨识元件。在另一实施例中, 感测区 /元件区 200用以感测 环境特征, 且可包括一温度感测元件、 一湿度感测元件、 一压力感测元 件、 一电容感测元件或其他适合的感测元件。 又一实施例中, 感测区 /元 件区 200可包括一影像感测元件。 在一实施例中, 感测区 /元件区 200内的 感测元件可通过绝缘层 140内的内连线结构而与导电垫电性连接。

请参照图 1B, 可通过微影制程及蚀刻制程 (例如, 干蚀刻制程、 湿蚀 刻制程、 电浆蚀刻制程、 反应性离子蚀刻制程或其他适合的制程), 在每 一晶片 100的侧壁形成浅凹槽结构, 例如自绝缘层 140内形成第一凹口 220, 其沿着切割道 (未绘示)自上表面 100a朝下表面 100b延伸, 并贯穿绝 缘层 140而暴露出其下方的基底 150, 亦即, 第一凹口 220的深度约等于绝 缘层 140的厚度或更深一些。 在本实施例中, 第一凹口 220的深度 D1不大 于 15微米。 在一实施例中, 以蚀刻制程形成的第一凹口 220的第一侧壁 220a大致上垂直于上表面 100a。 举例来说, 第一凹口 220的侧壁与上表面 100a之间的夹角可大约为 84°至 90°的范围。在另一实施例中, 以切割制程 形成的第一凹口 220的侧壁大致上倾斜于上表面 100a。 举例来说, 第一凹 口 220的侧壁与上表面 100a之间的夹角可大约为 55°至 90°的范围。

请参照图 1C,可通过沉积制程 (例如,涂布制程、物理气相沉积制程、 化学气相沉积制程或其他适合的制程),在晶 100的上表面 100a上顺应性 形成一绝缘层 260, 其延伸至绝缘层 140的开口 180及第一凹口 220内。 在 本实施例中, 绝缘层 260可包括无机材料例如, 氧化硅、 氮化硅、 氮氧化 硅、 金属氧化物或前述的组合或其他适合的绝缘材 料。

接着, 可通过微影制程及蚀刻制程 (例如, 干蚀刻制程、湿蚀刻制程、 电浆蚀刻制程、 反应性离子蚀刻制程或其他适合的制程), 去除开口 180 内的绝缘层 260, 以暴露出部分的信号接垫区 160。 接着, 可通过沉积制 程 (例如, 涂布制程、物理气相沉积制程、 化学气相沉积制程、 电镀制程、 无电镀制程或其他适合的制程)、微影制程及 刻制程,在绝缘层 260上形 成一图案化的重布线层 280。

重布线层 280顺应性延伸至开口 180及第一凹口 220的第一侧壁 220a 及第一底部 220b上, 且可经由开口 180电性连接暴露出的接垫区 160。 在 一实施例中, 重布线层 280未延伸至第一凹口 220的第一底部 220b边缘。 再者, 当基底 150包括半导体材料时, 重布线层 280可通过绝缘层 260电性 隔离。 在一实施例中, 重布线层 280可包括铜、 铝、 金、 铂、 镍、 锡、 前 述的组合、 导电高分子材料、 导电陶瓷材料 (例如, 氧化铟锡或氧化铟锌) 或其他适合的导电材料。

请参照图 ID,可通过沉积制程 (例如,涂布制程、物理气相沉积制程、 化学气相沉积制程或其他适合的制程), 在重布线层 280及绝缘层 260上顺 应性形成一保护层 300, 其延伸至第一凹口 220内。 在本实施例中, 保护 层 300可包括无机材料例如, 氧化硅、 氮化硅、 氮氧化硅、 金属氧化物或 前述的组合或其他适合的绝缘材料。

接着, 可通过微影制程及蚀刻制程 (例如, 干蚀刻制程、湿蚀刻制程、 电浆蚀刻制程、 反应性离子蚀刻制程或其他适合的制程), 在保护层 300 内形成一个或一个以上的开口, 暴露出重布线层 280的一部分。 在本实施 例中, 开口 320及 340形成于保护层 300内, 以分别暴露出开口 180及第一 凹口 220内的重布线层 280。

在其他实施例中, 保护层 300内可仅形成开口 340。 可以理解的是, 保护层 300内的开口的数量及位置取决于设计需求而不 限定于此。

接着, 沿着切割道 (未绘示), 对晶圆进行切割制程, 以形成多个独立 的晶片 100。 在进行切割制程之后, 每一晶片的第一凹口 220沿着侧壁自 上表面 100a朝下表面 100b延伸。

请参照图 IE,可通过一粘着层 (例如,粘着胶)360,将一外部元件 380 贴附于独立的晶片中基底 150的下表面 100b上。 在本实施例中, 外部元件 380可为电路板、 晶片或中介层。 以电路板为例, 外部元件 380内可具有 一个或一个以上的接垫区 400。 相似地, 接垫区 400可包括多个导电垫, 且导电垫可为单层导电层或具有多层的导电层 结构。 为简化图式, 此处 仅以单层导电层作为范例说明, 且仅绘示出一个接垫区 400的一个导电垫 作为范例说明。

接着, 可通过焊接 (Wire Bonding)制程, 以外部元件 380的接垫区 400 为起始的第二端点 440b, 形成一接线 440并以第一端点 440a电性连接第一 凹口 220的第一底部 220b上的重布线层 280。 在本实施例中, 接线 440具有 一最高部分 440c, 其与第一凹口 220的第一底部 220b的距离为 HI。在本实 施例中, 接线 440可包括金或其他适合的导电材料。

在另一实施例中, 如图 2所示, 其差异在于通过蚀刻或切割制程移除 部分基底形成一第二凹口 230, 其自第一凹口 220的第一底部 220b朝下表 面延伸, 第二凹口 230具有第二侧壁 230a及第二底部 230b, 其中第二凹口 230的第二侧壁 230a邻接基底 150, 且在下层的第二凹口 230的横向宽度窄 于上层的第一凹口 220。 在一实施例中, 绝缘层 260延伸至第二凹口 230的 第二侧壁 230a及第二底部 230b。

在本实施例中, 接线 440的第一端点 440a电性接触上层第一凹口 220 底部上的重布线层 280, 因此除能够进一歩降低接线 440的最高高度外, 还由于第二凹口 230增加了接线 440与第一凹口 220的第一底部 220b的间 距, 因此可减少接线因碰触第一凹口 220边缘而短路或断线的机率。

又另一实施例中, 图 3中的晶片封装体的结构类似于图 2中的晶片封 装体的结构, 差异在于通过蚀刻或切割制程使在下层的第二 凹口 230的横 向宽度宽于上层的第一凹口 220, 同时, 重布线层 280进一歩延伸至下层 的第二凹口 230的第二侧壁 230a及第二底部 230b, 但未延伸至底部边缘。 而接线 440的第一端点 440a则自开口 340电性接触下层的第二凹口 230的 第二底部 230b上的重布线层 280。

在本实施例中, 由于第二凹口 230进一歩延伸至基底 150内, 因此能 够进一歩降低接线 440的最高高度, 但较不影响基底的结构强度, 且可避 免直接蚀刻上层的第一凹口 220而因过度蚀刻造成绝缘层 140与基底 150 介面的底切现象。

请参照图 1F, 可通过模塑成型 (molding)制程或其他适合的制程, 在 晶片上表面 100a上形成一封装层 460, 其可选择性覆盖第一凹口 220、 外 部元件 380及接线 440或延伸至晶片上表面 100a,于感测区 /元件区 200上方 形成一扁平化接触表面。

接着, 可通过沉积制程 (例如, 涂布制程或其他适合的制程), 在封装 层 460上形成一装饰层 480, 其可依据设计需求而具有色彩, 以显示具有 感测功能的区域。 接着, 可通过沉积制程 (例如, 涂布制程、 物理气相沉 积制程、化学气相沉积制程或其他适合的制程 ),在装饰层 480上形成一保 护层 (例如, 蓝宝石基底或硬塑胶 )500, 以进一歩提供耐磨、 防刮及高可 靠度的表面。

以上所述仅为本发明较佳实施例, 然其并非用以限定本发明的范围, 任何熟悉本项技术的人员, 在不脱离本发明的精神和范围内, 可在此基 础上做进一歩的改进和变化, 因此本发明的保护范围当以本申请的权利 要求书所界定的范围为准。