Watchdog zur Überwachung eines Prozessors

Die vorliegende Anmeldung nimmt die Prioritäten der deutschen Patentanmeldungen 10 2016 117 566.8 vom 19. September 2016, 10 2016 117 567.6 vom 19. September 2017, 10 2016 117 569.2 vom 19. September 2016, 10 2016 117 571.4 vom 19. September 2017 und 10 2016 117 568.4 vom 19. September 2017 in Anspruch, deren Inhalt hiermit durch Bezugnahme in den Gegenstand der vorliegenden Patentanmeldung einbezogen wird.

Die Erfindung betrifft einen Watchdog zur Überwachung eines Prozessors. Der Watchdog wertet Antworten eines Prozessors aus und berücksichtigt dabei die historische Entwicklung dieser Antworten, und zwar insbesondere durch Mustererkennung. Insbesondere betrifft die Erfindung Verfahren zur Überwachung eines Prozessors mittels eines Watchdog insbesondere mit Musterkennung für wiederkehrende Lastsituationen, wobei das Verfahren entweder antwortempfangsgesteuert oder antwortempfangszeit- raumgesteuert ist.

Allgemeine Einleitung

Bei der Verwendung von Prozessoren zur Steuerung sicherheitsrelevanter Vorrichtungen in Fahrzeugen (wie z.B. einen Airbag) ist die Überwachung des bestimmungsge- mäßen Programmablaufs von entscheidender Bedeutung für die Sicherheit der betreffenden Anwendungen. Hierzu sind unter dem Stichwort "Watchdog" zahlreiche Publikationen auffindbar. Die Aufgabe eines Watchdog ist es, das zeitliche Verhalten des Prozessors anhand von Merkmalen und Signalisierungen zu bewerten und ggf. den Prozessor durch geeignete Rücksignalisierungen zu Gegenmaßnahmen zu veranlassen, wenn sein Verhalten von den Erwartungen abweicht.

Stand der Technik

Aus der DE-C- 10 056 408 ist ein solcher Watchdog bekannt. Diese Vorrichtung dient zur Überwachung eines Prozessors wobei der Watchdog bei wenigstens einem erkannten Fehler eine Fehlermeldung an den Prozessor überträgt und einen Fehlerzähler inkrementiert. Dieses reine Inkrementieren hat den Nachteil, dass es für sich alleine nur für Systeme geeignet ist, die niemals einen Fehler zeigen dürfen. Komplexere Systeme benötigen aber eine Laststeuerung. Daher wird oft ein Aufwärts-/Abwärtszähler verwendet. Dieser hat aber den Nachteil, dass der Zähler integrierend und damit bei oszillierenden, aber trotzdem schlechten Ergebnissen wie ein Tiefpass wirkt. Solche oszillieren Ergebnisse liegen beispielsweise dann vor, wenn mehrfach hintereinander die Überprüfungsergebnisse mal gut und mal schlecht sind.

In DE-B-10 2006 028 992, DE-A-10 2004 009 359, DE-A-42 34 910 und US-A-4 594 685 sind weitere Watchdog-Konzepte beschrieben.

Aufgabe der Erfindung

Der Erfindung liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen die die obi- gen Nachteile des Stands der Technik nicht aufweist und weitere Vorteile aufweist.

Diese Aufgabe wird gelöst gemäß einer ersten Variante der Erfindung mittels eines Verfahrens zur Überwachung eines Prozessors nach Anspruch 1; vorteilhafte Ausgestaltungen dieser Variante sind Gegenstand der Ansprüche 2 bis 16.

Alternativ wird die oben genannte Aufgabe gelöst mittels eines Verfahrens nach Anspruch 17, wobei vorteilhafte Weiterbildungen dieser Variante Gegenstand der Ansprüche 18 bis 32 sind. Schließlich wird die Erfindung gemäß einer weiteren Variante gelöst mittels eines Verfahrens nach Anspruch 33. Einzelne Ausgestaltunge hierzu sind Gegenstand der Ansprüche 34 bis 42.

Lösung der erfindungsgemäßen Aufgabe

Bei der Erfindung handelt es sich um ein Verfahren zur Überwachung eines Prozessors (PC). Sie umfasst typischerweise einen Watchdog (WDG) mit einem Taktgeber (CTR) als Teil dieses Watchdog (WDG). Der Prozessor (PC) sollte mit dem Watchdog (WDG) zur Überwachung verbindbar sein. Der Taktgeber legt einen vorgesehenen Empfangs- Zeitraum (b) fest, in dem der Watchdog (WDG) von dem Prozessor (PC) vorbestimmbare Antworten (ASW) auf von dem Watchdog (WDG) an den Prozessor (PC) gerichtete Fragen erwartet. Im Gegensatz zum Stand der Technik weist das erfindungsge- mäße Verfahren in dem Watchdog (WDG) als Teil desselben nun einen Ergebnisspeicher (ES) auf, der vorzugsweise als Schieberegister (SR) gestaltet ist. Dieser Ergebnisspeicher umfasst nun vorzugsweise n Ergebnisspeicherzellen oder im Falle des Schieberegisters (SR) n Schieberegisterzellen. Hierbei ist n eine ganze positive Zahl größer 1. Bei diesen Schieberegisterzellen kann es sich um Speicherzellen handeln, die beispielsweise nur ein Bit pro Ergebnisspeicherzelle bzw. Schieberegisterzelle abspeichern können. Vorzugsweise werden jedoch mehr Informationen in einer Ergebnisspeicherzelle bzw. Schieberegisterzelle abgelegt. Eine Ergebnisspeicherzelle bzw. Schieberegisterzelle speichert also eine Datenstruktur, die im einfachsten Fall ein ein- zelnes Bit je Ergebnisspeicherzelle bzw. Schieberegisterzelle sein kann und in anderen Fällen komplexere Datenstrukturen umfassen kann. Dabei müssen nicht alle Informationsanteile der in diesen Datenstrukturen gespeicherten Informationen stets und immer benutzt werden. Wichtig ist jedoch, dass in der Datenstruktur der jeweiligen Ergebnisspeicherzelle bzw. Schieberegisterzelle stets ein Speicherplatz für einen ersten Informationsanteil vorgesehen ist, dessen Funktion später noch erläutert werden wird. In den n Ergebnisspeicherzellen bzw. n Schieberegisterzellen des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) befinden sich nun n zwischengespeicherten Informationen (Infi bis Inf _n ). Diese n zwischengespeicherten Informationen (Infi bis Inf _n ) haben jeweils die zuvor angesprochene Datenstruktur und umfassen jeweils zu- mindest den besagten ersten Informationsanteil. In dem Ergebnisspeicher (ES) bzw. dem Schieberegister (SR) sind diese n zwischengespeicherten Informationen (Infi bis Inf _n ) abgelegt. In den n Ergebnisspeicherzellen bzw. n Schieberegisterzellen des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) und damit auch die darin abgelegten n zwischengespeicherten Informationen (Infi bis Inf _n ) können nun von 1 bis n durchnummeriert werden. Dadurch erhält jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige Ergebnisspeicherposition von n möglichen Ergebnisspeicherpositionen, die von 1 bis n durchnummeriert sind, bzw. eine eindeutige Schieberegisterposition von n Schieberegisterpositionen, die von 1 bis n durchnummeriert sind. Wie bereits beschrieben weist jede der n zwischengespeicherten Infor- mationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil auf und kann im Falle komplexerer Datenstrukturen ggf. weitere Informationsanteile aufweisen. Der Watchdog weist erste Stimulierungsmittel (QSTM) auf, die zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) verwendet werden können. Hierbei kann es sich beispielsweise um einfache Leitungen, die auf verschiedene Potenziale gelegt werden können, oder kompliziertere serielle Bussystem handeln. Der Watchdog (WDG) bewertet mit Hilfe erster Bewertungsmittel (AVAL), die vorzugsweise Teil des Watchdog (WDG) sind, Antworten (ANS) des Prozessors (PC) an den Watch- dog (WDG) auf dessen Fragen an den Prozessor (PC) . Der Watchdog (WDG) sendet dabei Botschaften (MSG) an den Prozessor (PC) die sowohl den Prozessor (PC) selbst, Teile desselben und weitere Systemkomponenten (SC) betreffen können. Der Prozessor (PC), die betroffenen Teile des Prozessors (PC) und/oder die weiteren Systemkom- ponenten führen daraufhin beispielsweise vorbestimmbare Tests mit zu erwartenden Ergebnissen durch. Hierbei kann es sich in einfachen Fällen beispielsweise um die Ermittlung von Programmzählerständen oder ähnlichem handeln. Der Prozessor (PC) sendet dann sein Ergebnis an den Watchdog (WDG). Dieses Ergebnis hängt also von zumindest einer zuvor empfangenen Botschaft (MSG) ab. Es ist auch denkbar, dass mehrere Botschaften (MSG) den Inhalt der Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) bestimmen oder mehrere Antworten (ANS) aufgrund einer oder mehrerer empfangener Botschaften (MSG) an den Watchdog /WDG) gesendet werden. Bei der Versendung der Antworten (ANS) durch den Prozessor (PC) bestimmen die Botschaften (MSG) jedoch nicht nur den Inhalt, sondern auch den Zeitpunkt. Die Ant- Worten (ANS) werden in einem dafür vorgesehenen Empfangszeitraum (b) durch den Watchdog (WDG) erwartet. Im Gegensatz dazu gibt es auch einen Zeitraum (a) oder Zeitpunkt, in dem bzw. zu dem kein Empfang von Antworten (ANS) vorgesehen ist. Vorzugsweise wechselt sich dieser Zeitraum (a) mit dem vorgesehenen Empfangszeitraum (b) zyklisch ab. Darüber hinaus sind noch Zeitpunkte/Zeiträume (c) denkbar, zu bzw. in denen keine Bewertung von Antworten erfolgt. Zyklisch bedeutet hier nicht, dass die zeitliche Länge dieser Zeiträume in ihrer Gesamtheit oder einzeln immer gleich sein muss. Vielmehr kann sie variieren. Auch kann die Reihenfolge der Zeiträume (a, b, c) variieren. Ein Zyklus umfasst mindestens einen der Zeiträume (a, b, c). Empfängt nun der Watchdog (WDG) eine Antwort (ANS) vom Prozessor (PC) so bewertet der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt". Eine Antwort (ANS) ist dann "korrekt" wenn deren Inhalt korrekt ist, also einem Element einer erlaubten Menge von Inhalten entspricht, die vorberechnet werden kann oder vorausberechnet ist. Gleichzeitig muss für die Bewertung als "korrekt" durch die ersten Bewertungs- mittel (AVAL) die Antwort (ANS) innerhalb des für diese Antwort (ANS) vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen werden. Andererseits bewerten die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) die Antwort (ANS) als "nicht korrekt", wenn der Inhalt der Antwort (ANS) "nicht korrekt" ist, also wenn deren Inhalt keinem Element der erlaubten, vorausberechneten Menge von Inhalten zu dem Empfangszeitpunkt entspricht. Es kann also vorgegebene Erwartungszeiträume (b) geben, die von der erwarteten Antwort (ANS) abhängen und sich ggf. auch überlappen können. Die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) be- werten die Antwort (ANS) ebenfalls als "nicht korrekt", wenn die Antwort (ANS) nicht innerhalb des für diese Antwort (ANS) vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen werden, sondern in einem Zeitraum (a) zu dem kein Empfang von Antworten (ANS) vorgesehen ist.

Sofern es sich bei dem Empfangsspeicher (ES) beispielsweise um ein Schieberegister (SR) handelt, wird in einer ersten grundlegenden Ausprägung der Erfindung bei jedem Empfang einer Antwort (ANS) des Prozessors (PC) oder in einer zweiten grundlegenden Ausprägung der Erfindung zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) die n-te zwischengespeicherte Information (Inf _n ) aus dem Schieberegister (SR) gelöscht und jede der (n-1) zwischengespeicherten Informationen von der jeweiligen j-ten Schieberegisterposition (p _j , mit l<j<(n-l)) auf die (j+ l)-te Schieberegisterposition (p _j , mit 2<j<n) verschoben. Die dann frei gewordene erste Schieberegis- terposition (pi) füllt das Schieberegister (SR) dann zumindest mit dem Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) als neuen ersten Informationsanteil der neuen 1-ten zwischengespeicherten Information (Infi). Dieser erste Informationsanteil der 1-ten zwischengespeicherten Information (Infi) entspricht dann dem logischen Wert "korrekt" oder "nicht korrekt" je nach Ergebnis der vorausgegangenen Bewertung.

Es kann sich aber auch um eine allgemeinere Form eines Ergebnisspeichers (ES) handeln. Der Ergebnisspeicher (ES) löscht zeitlich nach jedem Empfang einer Antwort (ANS) des Prozessors (PC) durch dem Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) zumindest eine zwischengespeicherte Information (z.B. Inf _n ) aus einer Ergebnisspeicherzelle des Ergebnisspeichers (ES). Gleichzeitig oder in Zusammenhang damit verschiebt der Ergebnisspeicher (ES) die verbleibenden (n-1) nicht gelöschten, zwischengespeicherten Informationen von den ursprünglichen zugeordneten logischen Ergebnisspeicherpositionen auf andere logische Ergebnisspeicherpositionen. Dies kann zum einen durch echte Verschiebung der Informationsdaten in andere physikalische Ergebnisspeicherzellen des Ergebnisspeichers geschehen oder viel einfacher durch Neuzuordnung der logischen Ergebnisspeicherpositionen zu den physikalischen Ergebnisspeicherpositionen und damit zu den Ergebnisspeicherzellen. Im einfachsten Fall wird nur ein Schreibzeiger verwendet, der festlegt, welche der Ergebnisspeicherzellen als nächstes gelöscht werden soll. Eine der Ergebnisspeicherzellen enthält dann nur den Löschwert. In diese Ergebnisspeicherzelle wird dann die neue Information (z.B. Infi) geschrieben. Dieser Schreibvorgang kann gleichzeitig den Löschvorgang der bisherigen Information dieser Ergebnisspeicherzelle darstellen. Zumindest wird der erste Informationsanteil der Information in der betreffenden Ergebnisspeicherzelle festgelegt. Als zumindest neuen ersten Anteil der neuen zwischengespeicherten Information (z.B. Infi) auf der betreffenden Ergebnisspeicher- position, in die keine der verbleibenden (n-1) zwischengespeicherten Informationen verschoben wurde, wird dann vorzugsweise zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert für "korrekt" oder für "nicht korrekt" verwendet. Der erfindungsgemäße Watchdog führt also ein Verfahren zur Überwachung eines Prozessors (PC) aus. Ein Taktgeber (CTR) gibt einen vorgesehener Empfangszeitraum (b) für eine Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) vor. Der Watchdog (WDG) versendet an den Prozessor (PC) eine oder mehrere Botschaften (MSG) mit Inhalten, die den Prozessor (PC) selbst, Teile desselben und/oder weitere System- komponenten (SC) betreffen können. Dieser beantwortet die Botschaft (MSG) bzw. die Botschaften (MSG) in Abhängigkeit von zumindest dem Inhalt einer dieser Botschaften (MSG) in Form zumindest der besagten Antwort (ASW) an den Watchdog (WDG). Der Watchdog bewertet zwecks Erzeugung eines Bewertungsergebnisses mindestens eine Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt".

Bei dem Verfahren wird nun der Inhalt des Ergebnisspeichers (ES) zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) modifiziert. Wie zuvor erläutert, weist der Ergebnisspeicher (ES) n Ergebnisspeicherzellen mit n zwischengespeicherten In- formationen (Infi bis Inf _n ) auf. Dabei ist n wieder eine ganze Zahl größer 1. Jede Ergebnisspeicherzelle hat jeweils eine eindeutige logischen Ergebnisspeicherposition und eine zugeordnete eindeutige physikalische Ergebnisspeicherposition, die nicht identisch sein müssen. Die Modifikation des Inhalts des Ergebnisspeichers (ES) erfolgt dabei durch Löschung mindestens einer zwischengespeicherten Information (Inf _k ) der n zwischengespeicherten Informationen (Infi bis Inf _n ) in einer zugeordneten Ergebnisspeicherzelle (hier beispielhaft der k-ten Ergebnisspeicherzelle). Des Weiteren erfolgt eine Änderung mindestens einer logischen Ergebnisspeicherposition mindestens einer zwischenge- speicherten Information (Inf _j ) der n zwischengespeicherten Informationen (Infi bis Inf _n ) in dem Ergebnisspeicher (ES). Dies kann durch echtes Verschieben der mindestens einen zwischengespeicherten Information (Inf _j ) innerhalb des Ergebnisspeichers (ES) erfolgen oder auch durch eine Änderung der Adressierung. In diesem letzten Fall werden nicht Inhalte verschoben, sondern die den jeweiligen Ergebnisspeicherzellen und damit den jeweiligen zwischengespeicherten Informationen (Infi bis Inf _n ) zugeordneten logischen Ergebnisspeicherpositionen geändert. Das Ergebnisses der Be- wertung der mindestens einen empfangenen Antwort (ANS) wird dann durch den Watchdog (WDG) als neuer erster Informationsanteil einer neuen zwischengespeicherten Information (Inf) in dem Ergebnisspeicher abgelegt und verwendet. Als einfachen Fall kann man sich also einen Schreibzeiger vorstellen, der stets auf eine Ergebnisspeicherposition zeigt. Zeitlich nach dem Empfang einer Antwort (ASW) durch den Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) oder zeitlich nach dem Empfang einer einzelnen Antwort (ASW) überschreibt der Watchdog (WDG) den ersten Informationsanteil der zwischengespeicherten Information (Inf _k ) an der entsprechenden Ergebnisspeicherposition mit dem Ergebnis der Bewertung der mindestens einen empfangenen Antwort (ANS) und springt mit dem Schreibzeiger zur vorbestimmten nächsten Ergebnisspeicherzelle. Der Empfang einer Antwort (ASW) durch den Watchdog (WDG) oder der Empfang jeder Antwort (ASW) durch den Watchdog (WDG) oder das Ende des vorgesehenen Empfangszeitraums (b) stellen also ein Trigger-Ereignis für den Ergebnisspeicher (ES) dar. Der Algorithmus für das Berechnen der nächsten Schreibzeigerposition der nächsten Ergebnisspeicher- zelle des Ergebnisspeichers (ES) wird dabei vorzugsweise so ausgelegt, dass der Schreibzeiger vor einer Wiederholung der Schreibzeigerpositionierung einmal auf die Ergebnisspeicherpositionen vorzugsweise aller Ergebnisspeicherzellen des Ergebnisspeichers gezeigt hat. Gemäß einem ersten Aspekt der Erfindung wird pro Reaktion des Prozessors (PC) auf eine Botschaft des Watchdog (WDG) hin eine Bewertung vorgenommen und im Ergebnisspeicher abgelegt. Dabei kann eine Reaktion eine Antwort oder das Ausbleiben einer Antwort bedeuten. Gemäß einem zweiten Aspekt der Erfindung wird eine Bewertung erst nach Ablauf eines vorgegebenen Reaktionszeitraums vorgenommen, innerhalb dessen mehrere Reaktionen (d.h. z.B. Antworten oder das Ausbleiben von Antworten) seitens des Prozessors (PC) auf eine oder mehrere Botschaften des Watchdog (WDG) hin) erwartet werden.

In beiden Fällen kann eine erwartete Reaktion in einer Antwort oder in dem Ausbleiben einer Antwort bestehen. Wird die Erwartung nicht erfüllt, kann darin ein Fehler (z.B. Überlastung des Prozessors (PC)) gesehen werden, der aber nicht notwendigerweise zu einer Fehlermeldung führen muss; vielmehr hängt das von der Bewertung des Fehlers bzw. der Konstellation von Fehlern in der jüngsten Vergangenheit ab (Historie).

Der Unterschied beider Varianten der Erfindung ist also in der Anzahl der in die Bewertung des Watchdog (WDG) eingehenden Reaktionen des Prozessors (PC) zu sehen. Im erstgenannten Fall wird also pro vorgegebenem Empfangszeitraum eine Reaktion (Antwort oder Ausbleiben der Antwort) erwartet, im zweiten Fall sind es mindestens zwei Reaktionen, die gegebenenfalls auf eine oder mehrere Botschaften (MSG) des Watchdog (WDG) an den Prozessor (PC) von diesem erwartet werden. Die Bewertung hängt in beiden Fällen unter anderem davon ab, ob die erwartete Reaktion inhaltlich und/oder zeitlich korrekt erfolgt ist. Wenn also im Vorstehenden und Nachfolgenden von einer "Antwort" des Prozessors (PC) die Rede ist, heißt das, dass damit eine Reaktion des Prozessors (PC) auf eine Botschaft des Watchdog (WDG) gemeint ist bzw. sein kann, wobei die Reaktion in einer Antwort oder in dem Ausbleiben einer Antwort bestehen kann. Die Ablage der Bewertungen im Ergebnisspeicher (ES) kann in einem sukzessiven "Durchschieben" der Bewertungsergebnissequenz, also dem Verschieben von Bewertungsergebnisdaten oder aber im Verschieben von "Zeigern" (Pointern) bestehen, die auf die im Ergebnisspeicher (ES) abgelegten Bewertungsergebnisdaten zeigen, wobei der Speicherplatz für diese Bewertungsergebnisdaten unverändert bleibt oder verän- derlich ist.

Vorteil der Erfindung

Im Gegensatz zum Stand der Technik werden also nach der Erfindung die Bewer- tungsergebnisse innerhalb des Watchdog nicht sofort verwendet, sondern abgespeichert. Ein solcher Watchdog ermöglicht es zumindest in einigen Realisierungen, dass diese abgespeicherten Bewertungen der Antworten (ANS) dann als Grundlage für weitere Entscheidungen herangezogen werden können. Oszillierende Ergebnisse kön nen somit erkannt und für entsprechende Warnungen genutzt werden. Die Vorteile sind hierauf aber nicht beschränkt. Beschreibung der Weiterbildungen/Ausbildungen der Erfindung

In ihrer allgemeinsten Form betrifft die Erfindung einen Watchdog zur Überwachung eines Prozessors (PC). Der Watchdog (WDG) sendet Botschaften (MSG) an den Pro- zessor (PC), der daraufhin Statusinformationen über sich und ggf. über Systemkomponenten (SC) und deren Testergebnisse zu vorbestimmten Zeiten als Antworten (ANS) an den Watchdog (WDG) zurücksendet. Der Watchdog (WDG) weist mindestens einen Ereignisspeicher (ES) in Form z.B. eines Schieberegisters (SR) auf, in dem der Watchdog (WDG) die Historie der Antworten (ANS) aufzeichnet und auf Muster in auf- tretenden fehlerhaften Antworten hin untersucht. Die Aufzeichnung wird durch ein Trigger-Ereignis veranlasst, das der Empfang einzelner Antworten und/oder das Ende von vorgesehenen Empfangszeiträumen sein können. In Abhängigkeit von den Mustern werden Signalisierungen an den Prozessor und/oder andere Systemkomponenten vorgenommen, die ggf. Maßnahmen einleiten und ihre Struktur und/oder die ausge- führten Programme und/oder die Priorität dieser Ausführungen etc. anpassen.

In einer ersten Ausführungsform der Erfindung ist die erfindungsgemäße Vorrichtung mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG) versehen, das zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) dient. Diese zweiten Bewertungsmittel (VAL) können in Abhängigkeit vom Inhalt des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) zumindest ein Steuersignal (RES) erzeugen, das den Zustand des Prozessors (PC) verändern kann. Beispielsweise ist es denkbar, dass verschiedene Rücksetzsignale oder Interrupt-Signale je nach erkanntem Muster oder Anzahl der im Ergebnisspeicher (ES) bzw. im Schieberegister (SR) befindlichen "nicht korrekt" Informationen durch die zweiten Bewertungsmittel (VAL) aktiviert werden, die unterschiedliche Effekte auf den Prozessor (PC), dessen Programmablauf, Teile desselben oder sonstige Systemkomponenten (SC) haben. Es reicht aus, wenn aus Ausgangssignalen der zweiten Bewertungsmittel (VAL) zumindest ein solches Steuersignal (RES) erzeugt werden kann.

Dies hat den Vorteil, dass auch bei oszillierenden Bewertungsergebnissen komplexere Situationen erkannt werden können und je nach Situation durch spezifische Signalisierungen (RES) der Prozessor (PC), Teile desselben oder andere Systemkomponenten (SC) zu einem anderen Programmablauf oder anderen Maßnahmen veranlasst werden können. Eine solche Situationserkennung ist im Stand der Technik nicht bekannt. In einer weiteren Ausgestaltung der Erfindung bewertet der der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt". In der Regel wird es sich hierbei um ein einzelnes Bit, das die Werte 0 oder 1 annimmt, oder um eine Leitung handeln, die ein erstes Poten- zial oder ein zweites Potenzial annimmt. Andere Realisierungen sind denkbar. Diese weitere Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass eine Antwort (ANS) durch den Watchdog (WDG) als "korrekt" bewertet wird, wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die nun empfangene Antwort (ANS) nicht eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) die Anzahl der empfangenen Antworten (ANS) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet. Eine Antwort (ANS) ist zusätzlich "nicht korrekt", wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) in- nerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) oder die maximal zu erwartende Anzahl von Antworten überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine zumindest für diesen vorbestimmten Empfangszeitraum (b) vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) oder die minimal zu erwartende Anzahl von Antworten unterschreitet.

Diese Auswertung der Antwortanzahl bzw. Antworten in dem vorbestimmten Empfangszeitraum (b) ermöglicht weitere Bewertungen und dementsprechend flexiblere Reaktionen des Systems.

Bevorzugt erfolgt in einer weiteren Ausgestaltung der Erfindung die Bewertung der Antwort (ANS) des Prozessors (PC) durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich in Abhängigkeit von zumindest einer, mehreren oder allen zwischengespeicherten Informationen (Inf,) der n zwischengespeicherten Informatio- nen (Inf _j bis Inf _n ) des Schieberegisters (SR). Das bedeutet, dass nicht nur der Inhalt der Antworten (ANS) des Prozessors (PC) und deren Zeitpunkt in Bezug auf den vorbestimmten Empfangszeitraum (b) ausgewertet wird, sondern diese Daten auch in Bezug zu den bereits erhaltenen Antworten (ANS) gesetzt werden. Dies hat den Vorteil, dass beispielsweise die Art der bisher ergriffenen Maßnahmen in den Ergebnis- Speicher (ES) oder das Schieberegister als Inhalt weiterer Informationsanteile der jeweiligen Informationen (Infi bis Inf _n ) mit abgelegt werden können. So kann beispielsweise der Fall eintreten, dass die Maßnahmen selbst durch Zusatzaufwände die Situa- tion kurzfristig verschlechtern bevor die erwünschte "Besserung" der Belastungssituation erkannt wird. Daher kann es vorkommen, dass solche eigentlich als "nicht korrekt" zu bewertenden Antworten infolge der zuvor ergriffenen Maßnahmen als "korrekt", da erwartet, bewertet werden können.

Bevorzugt bewirken in einer weiteren Ausgestaltung der Erfindung die weiteren Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) des Ergebnisspeichers (ES) oder des Schieberegisters (SR) zu- sätzlich zumindest eine weitere Bewertung. In dieser weiteren Ausgestaltung der Erfindung wird diese weitere Bewertung ebenfalls als weiterer Informationsanteil einer Information in einer Speicherzelle des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) abgelegt. Somit umfasst dann zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspei- chers (ES) bzw. des Schieberegisters (SR) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) zusätzlich zur jeweiligen Bewertungen der Antworten (ANS) des Prozessors (PC) durch die ersten Bewertungsmittel (AVAL), die im ersten Informationsanteil der jeweiligen zwischengespeicherten Information (Inf _j ) der zwischengespeicherten n Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) abgelegt ist.

Bevorzugt bewirken in einer weiteren Ausgestaltung der Erfindung die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Anteiles zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l<j<n und l <k< n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) zusätzlich zumindest eine zweite weitere Bewertung . Ganz besonders bevorzugt werden alle Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) in eine solche Auswertung einbezogen.

In einer besonders bevorzugten Ausprägung der Erfindung wird der Ergebnisspeicher am Ende des vorbestimmten Empfangszeitraums (b) gelöscht. Dabei kann "gelöscht" beispielsweise bedeuten, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimm- ten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. "Gelöscht" kann aber auch bedeuten, dass stattdessen die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Dies ist insbesondere dann von Vorteil, wenn die Vorrichtung zweistufig, wie im Folgenden erläutert, ausgeführt wird. Bevorzugt wird in einer weiteren Ausgestaltung der Erfindung das erfindungsgemäße Prinzip mehrstufig angewandt. Zusätzliche zweite Bewertungsmittel (VAL), die Teil des Watchdog (WDG) sind, bewerten die zwischengespeicherten Informationen (Infi bis Inf _n ) im Ergebnisspeicher (ES) bzw. im Schieberegisters (SR) wie zuvor beschrieben. Die so erhaltenen Bewertungsergebnisse werden nun jedoch in mindestens einem wei- teren Ergebnisspeicher (ES _B ) bzw. mindestens einem weiteren Schieberegister (SR _B ) abgelegt. Diese sind zusätzlich nun ebenfalls Teil des Watchdog (WDG). Der weitere Ergebnisspeicher (ER _B ) besteht aus m (weiteren) Ergebnisspeicherzellen bzw. das weitere Schieberegister (SR _B ) besteht aus m (weiteren) Schieberegisterzellen. Hierbei ist m eine ganze positive Zahl größer 1. In diesen weiteren Ergebnisspeicherzellen bzw. weiteren Schieberegisterzellen befinden sich m weitere zwischengespeicherte Informationen (Infi _B bis Inf _mB ). Die weiteren logischen und physikalischen Ergebnisspeicherpositionen bzw. weiteren logischen und physikalischen Schieberegisterpositionen, die diesen m weiteren Ergebnisspeicherzellen bzw. weiteren Schieberegisterzellen zugeordnet sind, können von 1 bis m durchnummeriert werden. Damit kön- nen auch die darin enthaltenen m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m entsprechend durchnummeriert werden. Somit ist dann jeder der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige logische und eine eindeutige physikalische Ergebnisspeicherposition von m Ergebnisspeicherpositionen bzw. eine eindeutige logische und eine eindeutige physika- lische Schieberegisterposition von m Schieberegisterpositionen zugeordnet, die von 1 bis m eineindeutig durchnummeriert sind . Wie zuvor weist auch hier bevorzugt jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) wieder zumindest einen ersten Informationsanteil auf. Wie zuvor in der einstufigen Lösung kann jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) ggf. wei- tere Informationsanteile über diesen ersten Informationsanteil hinaus aufweisen. Es handelt sich also auch hier typischerweise aber nicht notwendigerweise um komplexere Datenstrukturen. Im einfachsten Fall handelt es sich um ein Bit.

Weitere zweite Bewertungsmittel (VAL _B ), die ebenfalls bevorzugt Teil des Watchdog (WDG) sind, bewerten nun diese weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) bzw. des weiteren Schieberegisters Sofern es sich bei dem weiteren Empfangsspeicher (ES _B ) beispielsweise um ein weiteres Schieberegister (SR _B ) handelt, löscht das weitere Schieberegister (SR _B ) in einer ersten grundlegenden Ausprägung dieser Variante der Erfindung bei jedem Empfang einer Antwort (ANS) des Prozessors (PC) oder in einer zweiten grundlegenden Ausprä - gung dieser Variante der Erfindung zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) die m-te weitere zwischengespeicherte Information (Inf _mB ) aus dem weiteren Schieberegister (SR _B ) und verschiebt jede der (m-1) weiteren zwischengespeicherten Informationen von der jeweiligen j-ten weiteren Schieberegisterposition (p _jB , mit l <j<(m-l)) auf die (j+ l)-te weitere Schieberegisterposition (p _jB , mit 2<j<n). Die dann frei gewordene erste weitere Schieberegisterposition füllt das weitere Schieberegister (SR _B ) dann zumindest mit dem besagten Bewertungsergebnis der weiteren Bewertung der n Informationen (Infi bis Inf _n ) des ersten Ergebnisspeichers (ES) bzw. des ersten Schieberegisters(SR) durch die zweiten Bewertungsmittel (VAL) als neuen ersten Informationsanteil der neuen 1-ten weiteren zwischengespeicherten Information (Infi _B ). Dieser erste Informationsanteil der 1-ten weiteren zwischengespeicherten Information (Inf _1B ) entspricht dann wieder dem logischen Wert "korrekt" oder "nicht korrekt" je nach Ergebnis der vorausgegangenen Bewertung der n Informationen (Infi bis Inf _n ) des ersten Ergebnisspeichers (ES) bzw. des ersten Schieberegisters(SR) durch zweite Bewertungsmittel (VAL) .

Es kann sich aber auch um eine allgemeinere Form eines weiteren Ergebnisspeichers (ES _B ) handeln. Der weitere Ergebnisspeicher (ES _B ) löscht zeitlich nach jedem Empfang einer Antwort (ANS) des Prozessors (PC) durch dem Watchdog (WDG) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) zumindest eine weitere zwischengespeicherte Information (z.B. Inf _mB ) aus dem weiteren Ergebnisspeicher (ES _B ). Gleichzeitig oder in Zusammenhang damit verschiebt der weitere Ergebnisspeicher (ES _B ) die verbleibenden (m-1) nicht gelöschten weiteren zwischengespeicherten Informationen von den ursprünglichen zugeordneten logischen weiteren Ergebnisspei- cherpositionen innerhalb des weiteren Ergebnisspeichers (ES _B ) auf andere logische weitere Ergebnisspeicherpositionen. Dies kann zum einen durch echte Verschiebung der Informationsdaten in andere physikalische weitere Ergebnisspeicherzellen geschehen oder viel einfacher durch Neuzuordnung der logischen weiteren Ergebnisspeicherpositionen zu den weiteren physikalischen Ergebnisspeicherpositionen und damit zu den weiteren Ergebnisspeicherzellen. Im einfachsten Fall wird nur ein weiterer Schreibzeiger verwendet, der festlegt, welche der weiteren Ergebnisspeicherzellen als nächstes gelöscht und überschrieben werden soll. Eine der weiteren Ergebnisspeicher- zellen enthält dann nur den Löschwert. In diese weitere Ergebnisspeicherzelle wird dann die neue weitere Information (Inf _1B ) geschrieben. Dieser Schreibvorgang kann gleichzeitig den Löschvorgang der bisherigen Information dieser weiteren Ergebnisspeicherzelle darstellen. Zumindest wird der erste Informationsanteil der weiteren Information in der betreffenden weiteren Ergebnisspeicherzelle festgelegt. Als zumindest neuen ersten Anteil der neuen zwischengespeicherten weiteren Information (z.B. Infi _B ) auf der betreffenden weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, wird dann vorzugsweise zumindest das Ergebnis der Bewertung der n Informationen (Infi bis Inf _n ) des ersten Ergebnisspeichers (ES) bzw. des ersten Schieberegisters(SR) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet.

Die weiteren zweiten Bewertungsmittel (VAL _B ) erzeugen nun in Abhängigkeit von diesen weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) bzw. des weiteren Schieberegisters (SR _B ) das Steuersignal (RES), das ebenfalls den Zustand des Prozessors (PC) verändern kann, anstelle der zweiten Bewertungsmittel (VAL), die in einer weiteren Variante ebenfalls ein Steuersignal (RES) erzeugen können, oder parallel zu diesen.

Liste der Figuren

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen und der Zeichnungen näher erläutert. Im Einzelnen zeigen :

Fig . 1 ein grobes vereinfachtes Schema des Zusammenwirkens einzelner nach der

Erfindung vorgesehener Komponenten,

Fig . 2 das Schema gemäß Fig. 1 mit einem Schieberegister (SR) als Ergebnisspeicher (ES),

Fig . 3 einen zweistufigen Bewertungsprozess,

Fig . 4 einen zweistufigen Bewertungsprozess gemäß Fig. 3, wobei der erste Ergebnisspeicher (ES) ein Schieberegister (SR) und der weitere Ergebnisspeicher (ES _B ) ein weiteres Schieberegister (SR _B ) ist, Fign. 5 bis 7

schematisch ein beispielhaftes, aufeinanderfolgendes zeitliches Verhalten einer beispielhaften einstufigen Lösung mit einem Schieberegister (SR) entsprechend Fig . 2,

Fig . 8 ein beispielhaftes zweistufiges Verfahren entsprechend der Fig . 4 und

Fig . 9 ein zweistufiges Verfahren gemäß Fig. 2, wobei das Muster der im Schieberegister (SR) hinterlegten Informationen ausgewertet wird.

Beschreibung der Fig

Fig . 1 zeigt ein grobes vereinfachtes Schema des Zusammenwirkens der einzelnen Komponenten der erfindungsgemäßen Vorrichtung. Der Watchdog (WDG) umfasst erste Stimulierungsmittel (QSTM), erste Bewertungsmittel (AVAL), einen internen Taktgeber (CTR), einen ersten Ergebnisspeicher (ES) und zweite Bewertungsmittel (VAL). Der Prozessor (PC) umfasst hier die weiteren Systemkomponenten (SC) mit. Die ersten Stimulierungsmittel (QSTM) senden Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC), die dieser dann mit Antworten (ANS) zu richtigen Zeit- punkten und mit erwarteten Inhalten und in richtiger Anzahl beantworten soll, was dann durch den Watchdog (WDG) geprüft werden kann. Diese Prüfung wird durch die ersten Bewertungsmittel (AVAL) durchgeführt. Die ersten Bewertungsmittel (AVAL) bewerten die Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) nach Aufforderung durch die besagten Botschaften (MSG), die das erste Stimulierungsmittel (QSTM) vom Watchdog (WDG) an den Prozessor (PC) gesandt hat und die dieser dann mit eben diesen Antworten (ANS) zu richtigen Zeitpunkten und mit erwarteten Inhal ten und in richtiger Anzahl beantworten soll, was dann durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) wiederum geprüft werden kann. Diese Bewertungsergebnisse der ersten Bewertungsmittel (AVAL) werden im Ergebnisspeicher (ES) zwischengespeichert, der die Historie dieser Bewertungen mitführt. Der Ergebnisspeicher (ES) besteht aus Ergebnisspeicherzellen. Jede Ergebnisspeicherzelle des Ergebnisspeichers (ES) ist mit einer Nummer von 1 bis n durchnummeriert. Das bedeutet, dass jede Ergebnisspeicherzelle zum einen eine reale physikalische Ergebnisspeicherzellenposition aufweist und zum anderen einen logische Ergebnisspeicherzellenposition aufweist, die mit der realen nicht identisch sein muss. Der Ergebnisspeicher kann als Schieberegister (SR) ausgeführt werden. Der Ergebnisspeicher (ES) löscht zeitlich nach jedem Empfang einer Antwort (ANS) des Prozessors (PC) durch dem Watchdog (WDG) oder nach dem Empfang einzelner Antworten (ANS) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) vorzugsweise zumindest eine zwischengespeicherte Information (z.B. Inf _n ) aus dem Ergebnisspeicher (ES). Gleichzeitig oder in Zusammenhang damit verschiebt der Ergebnisspeicher (ES) die verbleibenden (n-1) nicht gelöschten zwischengespeicherten Informationen von den ursprünglichen zugeordneten logischen Ergebnisspeicherpositionen auf andere logische Ergebnisspeicherpositionen. Dies kann zum einen durch echte Verschiebung der Informationsdaten in andere physikalische Ergebnisspeicherzellen geschehen oder viel einfacher durch Neuzuordnung der logischen Ergebnisspeicherpositionen zu den physikalischen Ergeb- nisspeicherpositionen und damit zu den Ergebnisspeicherzellen. Im einfachsten Fall wird nur ein Schreibzeiger verwendet, der festlegt, welche der Ergebnisspeicherzellen als nächstes gelöscht werden soll und dann nach einem vorbestimmbaren Schema neu positioniert wird . Eine der Ergebnisspeicherzellen enthält dann nur den Löschwert. In diese Ergebnisspeicherzelle wird dann die neue zwischenzuspeichernde Information (Infi) geschrieben. Dieser Schreibvorgang kann gleichzeitig den Löschvorgang der bisherigen Information dieser Ergebnisspeicherzelle darstellen. Zumindest wird der erste Informationsanteil der Information in der betreffenden Ergebnisspeicherzelle festgelegt. Als zumindest neuen ersten Anteil der neuen zwischengespeicherten Information (z.B. Infi) auf der betreffenden logischen Ergebnisspeicherposition, in die keine der verbliebenen (n-1) zwischengespeicherten Informationen verschoben wurde, wird dann zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch die ersten Bewertungsmittel (AVAL) verwendet. Je nachdem ob dieses Ergebnis einem logischen Wert "korrekt" oder "nicht korrekt" entsprechend durch die ersten Bewertungsmittel (AVAL) bewertet wurde, enthält dann die zugehörige Ergebnisspeicherzelle den zugeordneten logischen Wert. Diese so zwischengespeicherten Informationen (Infi bis Inf _n ) werden in dem Beispiel der Figur 1 durch zweite Bewertungsmittel (VAL) bewertet. Sie bewertet die im Ergebnisspeicher (ES) bzw. im Schieberegister (SR) zwi schengespeicherten n Informationen (Infi bis Inf _n ) . Hierbei können die zweiten Bewertungsmittel (VAL) ggf. auch mehr als nur eine Bewertung erzeugen. Die zweiten Bewertungsmittel (VAL) können beispielsweise die Zahl der "korrekf'-Informationen in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) feststellen und mit einem Schwellwert vergleichen. Liegt die ermittelte Zahl unter dem Schwellwert, so kann beispielsweise das Steuersignal (RES) oder ein anderes entsprechendes Signal zur Beeinflussung des Prozessors (PC) oder von Teilen desselben oder von sonstigen Sys- temkomponenten (SC) durch zweite Bewertungsmittel (VAL) gesetzt werden. Auch können weitere Signale in Form weiterer Bewertungen durch die zweiten Bewertungsmittel (VAL) erzeugt werden, die beispielsweise bestimmten Mustern in den Ergebnis- Speicherzellen des Ergebnisspeichers (ES) entsprechen können. Der Taktgeber (CTR) erzeugt die Zeitsignale für alle relevanten Blöcke (QSTM, AVAL, SR, VAL) des Watch- dog (WDG) . Insbesondere legt der Taktgeber (CTR) vorzugsweise den Zeitpunkt der Aussendung der Botschaften (MSG) an den Prozessor (PC) durch den Watchdog (WDG) fest und die zeitliche Lage und Dauer der vorgesehenen Empfangszeiträume (b) für die Antworten (ANS) des Prozessors (PC) auf diese Botschaften (MSG). Somit veranlasst der Taktgeber (CTR) vorzugsweise im Zusammenwirken mit den ersten Bewertungsmitteln (AVAL), die die Botschaften (MSG) des Prozessors (PC) empfangen, dass der Ergebnisspeicher (ES) die Ergebnisspeicherpositionen der zwischenge- speicherten Informationen (Infi bis Inf _n ) zu den richtigen Zeitpunkten wie vorgegeben ändert und die richtige Ergebnisspeicherzelle löscht und das neue Bewertungsergebnis der ersten Bewertungsmittie (AVAL) zum richtigen Zeitpunkt in die richtige Ergebnisspeicherstelle schreibt. Fig . 2 entspricht der Fig. 1 mit einem Schieberegister (SR) als Ergebnisspeicher (ES).

Fig . 3 zeigt eine erfindungsgemäße zweistufige Vorrichtung. Sie zeigt wieder ein grobes vereinfachtes Schema des Zusammenwirkens der einzelnen Komponenten der erfindungsgemäßen Vorrichtung. Der Watchdog (WDG) umfasst wieder erste Stimu- lierungsmittel (QSTM), erste Bewertungsmittel (AVAL), einen internen Taktgeber (CTR), einen ersten Ergebnisspeicher (ES), zweite Bewertungsmittel (VAL) einen weiteren Ergebnisspeicher (ES _B ) und weitere zweite Bewertungsmittel (VAL _B ). Der Prozessor (PC) umfasst hier beispielhaft wieder die weiteren Systemkomponenten (SC) mit. Die ersten Stimulierungsmittel (QSTM) senden Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC), die dieser dann mit Antworten (ANS) zu richtigen Zeitpunkten und mit erwarteten Inhalten und in richtiger Anzahl beantworten soll, was dann durch den Watchdog (WDG) geprüft werden kann. Diese Prüfung wird wieder durch die ersten Bewertungsmittel (AVAL) durchgeführt. Die ersten Bewertungsmittel (AVAL) bewerten die Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) nach Aufforderung durch die besagten Botschaften (MSG), die das erste Stimulierungsmittel (QSTM) vom Watchdog (WDG) an den Prozessor (PC) gesandt hat und die dieser dann mit eben diesen Antworten (ANS) zu richtigen Zeitpunkten und mit erwarteten Inhalten und in richtiger Anzahl an Antworten (ANS) beantworten soll, was dann durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) wiederum geprüft werden kann. Diese Bewertungsergebnisse der ersten Bewertungsmittel (AVAL) werden im ersten Ergebnisspeicher (ES) zwischengespeichert, die die Historie dieser Bewertungen mitführt. Der Ergebnisspeicher (ES) besteht wieder aus Ergebnisspeicher- zellen. Jede Ergebnisspeicherzelle des Ergebnisspeichers (ES) ist mit einer Nummer von 1 bis n durchnummeriert. Das bedeutet, dass jede Ergebnisspeicherzelle zum einen eine reale physikalische Ergebnisspeicherzellenposition aufweist und zum anderen einen logische Ergebnisspeicherzellenposition aufweist, die mit der realen nicht iden- tisch sein muss. Der erste Ergebnisspeicher (ES) kann als Schieberegister (SR) ausgeführt werden. Der erste Ergebnisspeicher (ES) löscht zeitlich nach jedem Empfang einer Antwort (ANS) des Prozessors (PC) durch dem Watchdog (WDG) oder nach dem Empfang einer Antwort (ANS) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) zumindest eine zwischengespeicherte Information (z.B. Inf _n ) aus dem ersten Ergebnisspeicher (ES) . Gleichzeitig oder in Zusammenhang damit verschiebt der erste Ergebnisspeicher (ES) die verbleibenden (n-1) nicht gelöschten zwischengespeicherten Informationen von den ursprünglichen zugeordneten logischen Ergebnisspeicherpositionen auf andere logische Ergebnisspeicherpositionen des ersten Ergebnisspeichers (ES). Dies kann zum einen durch echte Verschiebung der Informati- onsdaten in andere physikalische Ergebnisspeicherzellen des ersten Ergebnisspeichers (ES) geschehen oder viel einfacher durch Neuzuordnung der logischen Ergebnisspeicherpositionen zu den Ergebnisspeicherzellen des ersten Ergebnisspeichers (ES) . Im einfachsten Fall wird nur ein erster Schreibzeiger für den ersten Ergebnisspeicher (ES) verwendet, der festlegt, welche der Ergebnisspeicherzellen des ersten Ergebnisspei- chers (ES) als nächstes gelöscht werden soll. Eine der Ergebnisspeicherzellen des ersten Ergebnisspeichers (ES) enthält dann nur den Löschwert. In diese Ergebnisspeicherzelle des ersten Ergebnisspeichers (ES) wird dann die neue zwischenzuspeichernde Information (Infi) geschrieben. Dieser Schreibvorgang kann gleichzeitig den Löschvorgang der bisherigen Information dieser Ergebnisspeicherzelle des ersten Ergebnis- Speichers (ES) darstellen. Zumindest wird der erste Informationsanteil der Information in der betreffenden Ergebnisspeicherzelle des ersten Ergebnisspeichers (ES) festgelegt. Als zumindest neuen ersten Anteil der neuen zwischengespeicherten Information (z.B. Infi) auf der betreffenden Ergebnisspeicherposition des ersten Ergebnisspeichers (ES), in die keine der verbliebenen (n-1) zwischengespeicherten Informationen ver- schoben wurde, wird dann zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch die ersten Bewertungsmittel (AVAL) verwendet. Je nachdem ob dieses Ergebnis einem logischen Wert "korrekt" oder "nicht korrekt" entsprechend bewertet wurde, enthält dann die zugehörige Ergebnisspeicherzelle des ersten Ergebnisspeichers (ES) den zugeordneten logischen Wert. Die so zwischengespeicherten In- formationen (Infi bis Inf _n ) werden in dem Beispiel der Fig . 3 nun durch zweite Bewertungsmittel (VAL) bewertet. Sie bewerten die im ersten Ergebnisspeicher (ES) bzw. im ersten Schieberegister (SR) zwischengespeicherten n Informationen (Infi bis Inf _n ), die die letzten Bewertungsergebnisse widerspiegeln . Hierbei können die zweiten Bewertungsmittel (VAL) ggf. auch mehr als nur eine weitere Bewertung erzeugen. Diese zweiten Bewertungsmittel (VAL) können beispielsweise im Rahmen der Bewertung des Inhalts des ersten Ergebnisspeichers (ES) bzw. des ersten Schieberegisters (SR) bei- spielsweise die Zahl der "korrekf'-Informationen in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) feststellen und mit einem ersten Schwellwert vergleichen. Liegt diese so ermittelte Zahl unter dem ersten Schwellwert, so wird das Ergebnis beispielsweise mit einem logischen Wert entsprechend "korrekt" bewertet und im anderen Fall mit einem logischen Wert entsprechend "nicht korrekt" bewertet.

Diese Bewertungsergebnisse der zweiten Bewertungsmittel (VAL) werden nun in einem weiteren Ergebnisspeicher (ES _B ) im Gegensatz zur Fig . 1 ebenfalls zwischengespeichert. Dieser führt die Historie dieser Bewertungen mit. Der weitere Ergebnisspeicher (ES _B ) besteht analog zum ersten Ergebnisspeicher (ES) aus weiteren Ergebnis- Speicherzellen. Jede weitere Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) ist mit einer Nummer von 1 bis m durchnummeriert. Das bedeutet, dass jede weitere Ergebnisspeicherzelle zum einen eine reale physikalische weitere Ergebnisspeicherzellenposition aufweist und zum anderen eine logische weitere Ergebnisspeicherzellenposition aufweist, die mit der realen nicht identisch sein muss. Der weitere Ergebnisspeicher (ES _B ) kann als weiteres Schieberegister (SR _B ) ausgeführt werden. Der weitere Ergebnisspeicher (ES _B ) löscht zeitlich nach jedem Empfang einer Antwort (ANS) des Prozessors (PC) durch dem Watchdog (WDG) oder nach dem Empfang einzelner Antworten (ANS) oder zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) zumindest eine weitere zwischengespeicherte Information (z.B. Inf _mB ) aus dem weiteren Ergebnisspeicher (ES _B ). Gleichzeitig oder in Zusammenhang damit verschiebt der weitere Ergebnisspeicher (ES _B ) die verbleibenden (m-1) nicht gelöschten zwischengespeicherten weiteren Informationen von den ursprünglichen zugeordneten logischen weiteren Ergebnisspeicherpositionen auf andere logische weitere Ergebnisspeicherpositionen des weiteren Ergebnisspeichers (ES _B ). Dies kann zum einen durch echte Verschiebung der weiteren Informationsdaten in andere physikalische weitere Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) geschehen oder viel einfacher durch Neuzuordnung der logischen weiteren Ergebnisspeicherpositionen zu den weiteren Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ). Im einfachsten Fall wird nur ein weiterer Schreibzeiger für den weiteren Ergebnisspeicher (ES _B ) ver- wendet, der festlegt, welche der weiteren Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) als nächstes gelöscht oder überschrieben werden soll. Eine der weiteren Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) enthält dann nur den Löschwert. In diese weitere Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) wird dann die neue zwischenzuspeichernde weitere Information (Inf _1B ) geschrieben. Dieser Schreibvorgang kann gleichzeitig den Löschvorgang der bisherigen weiteren Information dieser weiteren Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) darstellen. Zumindest wird der erste Informationsanteil der weiteren Information in der betreffenden weiteren Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) festgelegt. Als zumindest neuen ersten Anteil der neuen zwischengespeicherten weiteren Information (z.B. Infi _B ) auf der betreffenden weiteren Ergebnisspeicherposition des weiteren Ergebnisspeichers (ES _B ), in die keine der verbliebenen (m-1) zwi- schengespeicherten weiteren Informationen verschoben wurde, wird dann zumindest das weitere Ergebnis der weiteren Bewertung des Inhalts des ersten Ergebnisspeichers (ES) durch die zweiten Bewertungsmittel (VAL) verwendet. Je nachdem ob dieses weitere Ergebnis einem logischen Wert "korrekt" oder "nicht korrekt" entsprechend bewertet wurde, enthält dann die zugehörige weitere Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) den zugeordneten logischen Wert. Die so zwischengespeicherten m weiteren Informationen (Infi _B bis Inf _mB ) werden in dem Beispiel der Fig . 3 nun durch weitere zweite Bewertungsmittel (VAL _B ) wiederum bewertet. Sie bewerten die im weiteren Ergebnisspeicher (ES _B ) bzw. im weiteren Schieberegister (SR _B ) zwischengespeicherten m Informationen (Inf _1B bis Inf _mB ), die die letzten Bewertungsergebnisse der zweiten Bewertungsmittel (VAL) widerspiegeln. Hierbei können die weiteren zweiten Bewertungsmittel (VAL _B ) ggf. auch mehr als nur eine weitere Bewertung erzeugen. In dem Beispiel der Fig . 3 sind dies das erste Warnsignal (WRN) und das zweite Warnsignal (WRN2). Diese weiteren zweiten Bewertungsmittel (VAL _B ) können beispielsweise im Rahmen der Bewertung des Inhalts des weiteren Ergebnisspeichers (ES _B ) bzw. des weiteren Schieberegisters (SR _B ) beispielsweise analog zur Fig. 1 die Zahl der "kor- rekt"-Informationen in den weiteren Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) feststellen und mit einem ersten weiteren Schwellwert vergleichen. Liegt diese so ermittelte Zahl unter dem ersten weiteren Schwellwert, so kann beispielsweise das Steuersignal (RES) oder ein anderes entsprechendes Signal zur Beei n- flussung des Prozessors (PC) oder von Teilen desselben oder von sonstigen Systemkomponenten (SC) gesetzt werden. Liegt diese so ermittelte Zahl unter einem zweiten weiteren Schwellwert, so kann beispielsweise das erste Warnsignal (WRN) gesetzt werden, woraufhin der Prozessor (PC) oder Teile desselben oder sonstige Systemkomponenten (SC) Maßnahmen zur Reduktion der Prozessor- oder Systemlast einleiten können. Liegt diese so ermittelte Zahl unter einem dritten weiteren Schwellwert, so kann beispielsweise das zweite Warnsignal (WRN2) gesetzt werden, woraufhin der Prozessor (PC) oder Teile desselben oder sonstige Systemkomponenten (SC) weiter reichende Maßnahmen zur weiteren Reduktion der Prozessor- oder Systemlast einleiten können. Würden alle diese Maßnahmen nicht ausreichen, käme es schließlich beispielsweise zum Setzen des ersten Steuersignals (RES), das beispielsweise einen kompletten System- oder Prozessorneustart zum Ergebnis haben könnte.

Wie zuvor können auch hier weitere Signale nun aber durch die weiteren zweiten Bewertungsmittel (VAL _B ) in Form weiterer Bewertungen erzeugt werden, d ie beispielsweise bestimmten Mustern in den weiteren Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) entsprechen können. In dem Beispiel der Fig. 3 erzeugt der Taktgeber (CTR) die Zeitsignale für alle relevanten Blöcke (QSTM, AVAL, ES, VAL, ES _B , VAL _B ) des Watchdog . Insbesondere legt der Taktgeber (CTR) wieder vorzugsweise den Zeitpunkt der Aussendung der Botschaften (MSG) an den Prozessor (PC) fest und die zeitliche Lage und Dauer der vorgesehenen Empfangszeiträume (b) für die Antworten (ANS) des Prozessors (PC) auf diese Botschaften (MSG). Somit veranlasst der Taktge- ber (CTR) vorzugsweise im Zusammenwirken mit den ersten Bewertungsmitteln (AVAL), die die Botschaften (MSG) des Prozessors (PC) empfangen, dass der Ergebnisspeicher (ES) die Ergebnisspeicherpositionen der n zwischengespeicherten Informationen (Infi bis Inf _n ) zu den richtigen Zeitpunkten wie vorgegeben ändert und die richtige Ergebnisspeicherzelle löscht und das neue Bewertungsergebnis der ersten Bewer- tungsmittle (AVAL) zum richtigen Zeitpunkt in die richtige Ergebnisspeicherstelle des ersten Ergebnisspeichers (ES) schreibt. Außerdem veranlasst der Taktgeber (CTR) im Beispiel der Fig. 3 vorzugsweise im Zusammenwirken mit den zweiten Bewertungsmitteln (VAL), dass der weitere Ergebnisspeicher (ES _B ) die weiteren Ergebnisspeicherpositionen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _nB ) zu den richtigen Zeitpunkten wie vorgegeben ebenfalls ändert und die richtige weitere Ergebnisspeicherzelle löscht und das neue Bewertungsergebnis der zweiten Bewertungsmittie (VAL) zum richtigen Zeitpunkt in die richtige weitere Ergebnisspeicherstelle des weiteren Ergebnisspeichers (ES _B ) schreibt. Fig . 4 entspricht der Fig. 3, wobei der erste Ergebnisspeicher (ES) ein Schieberegister (SR) ist und der weitere Ergebnisspeicher (ES _B ) ein weiteres Schieberegister (SR _B ) ist.

Fign. 5 bis 7 zeigen schematisch ein beispielhaftes, aufeinanderfolgendes zeitliches Verhalten einer beispielhaften einstufigen Lösung mit einem Schieberegister (SR) ent- sprechend Fig . 2. Der Taktgeber (CTR) erzeugt ein beispielhaftes Fenstersignal (WD). In dem Beispiel der Fign. 5 bis 7 soll ein 1-Pegel bedeuten, dass keine Antworten erwartet werden und dass Antworten in diesen Zeiträumen mit einem 1-Pegel unabhän- gig von deren Inhalt als "nicht korrekt" bewertet werden. In einem Zeitraum mit einem O-Pegel des Fenstersignals (WD) werden Antworten vorzugsweise in einer vorgegebenen Anzahl erwartet. Sofern deren Inhalte korrekt sind, also einem vorausbestimmbaren Inhalt entsprechen, werden diese als "korrekt bewertet". Ggf. kann eine abweichende Anzahl von Antworten auch zu einer "nicht korrekt" Bewertung führen. In den Beispielen der Fign. 5 bis 7 werden beispielhaft 27 zeitliche Zeiträume (PI bis P27) dargestellt. Jeder dieser beispielhaften 27 Zeiträume (PI bis P27) ist beispielhaft in einen ersten Zeitraum (a) und einen zweiten Zeitraum (b) unterteilt. In dem ersten Zeitraum (a) ist in dem Beispiel der Fign. 5 bis 7 das beispielhafte Fenstersignal (WD) auf einem logischen 1-Pegel und im zweiten Zeitraum (b) auf einem logischen 0-Pegel. Unter dem Fenstersignal (WD) sind in den Fign . 5 bis 7 Zeitpunkte von Antworten (ANS) auf einem Zeitstrahl von links nach rechts dargestellt. Der Zeitpunkt der jeweiligen Antwort (ANS) wird durch einen Pfeil nach oben oder unten an einer entsprechenden Stelle auf dem Zeitstrahl in zeitlicher Relation zu dem Fenstersignal (WD) symbolisiert. Ein Pfeil nach unten soll dabei einer inhaltlich als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewerteten Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) entsprechen. Ein Pfeil nach oben soll dabei einer inhaltlich als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewerteten Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) entsprechen. Links sind in den Fign . 5 bis 7 entsprechend die Werte "OK" für inhaltlich "korrekt" und "NOK" für inhaltlich "nicht korrekt" markiert. Bei dem Beispiel der Fign. 5 bis 7 wird ein Schieberegister (SR) als erster Ergebnisspeicher (ES) verwendet. Das Schieberegister (SR) umfasst in diesem Beispiel exemplarische 8 Bit. Es enthält im ersten Zeitraum (PI) den Wert "00111111". Das "b" soll indizieren, dass es sich um Bit-Werte handelt, die einer log i- sehen "0" ( = "nicht korrekt") oder einer logischen "1" ( = "korrekt") entsprechen können.

Im ersten Zeitraum (PI) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der interne Taktgeber (CTR) des Watchdog (WDG) erzeugt in diesem Beispiel aufgrund des Empfangs der Antwort (ANS) mit einer typischerweise durch die Implementation vorgegebenen konstanten Verzögerung zum Empfangszeitpunkt der Antwort (ANS) des Prozessors (PC) eine Übernahme des Bewertungsergebnisses der ersten Bewertungsmittel (AVAL) in das erste Schieberegister (SR) in Ver- bindung mit einer Schiebeoperation nach links. Der Inhalt des Schieberegisters (SR) ist in diesem Beispiel dann anschließend "01111111", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im zweiten Zeitraum (P2) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11111111", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im dritten Zeitraum (P3) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11111111", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im vierten Zeitraum (P4) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im nicht dafür vorgesehenen Empfangszeitraum (a). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11111110", da eine nicht korrekte Antwort (ANS) zum falschen Zeitpunkt empfangen wurde.

Im fünften Zeitraum (P5) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im nicht dafür vorgesehenen Empfangszeitraum (a). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11111100", da eine korrekte Antwort (ANS) zum falschen Zeitpunkt empfangen wurde.

Im sechsten Zeitraum (P6) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11111001", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im siebten Zeitraum (P7) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgese- henen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Überna hme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann a nschließend "11110010", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im achten Zeitraum (P8) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im nicht dafür vorgesehenen Empfangszeitraum (a). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschlie- ßend "11100100", da eine korrekte Antwort (ANS) zum falschen Zeitpunkt empfangen wurde.

Im neunten Zeitraum (P9) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgese- henen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Überna hme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11001000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im zehnten Zeitraum (P10) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "10010001", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wur- de.

Im elften Zeitraum (Pl l) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00100011", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im zwölften Zeitraum (P12) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "01000111", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im dreizehnten Zeitraum (P13) empfängt der Watchdog (WDG) zwei als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Es wurde jedoch nur eine Antwort (ANS) des Prozessors erwartet. Daher erfolgt in diesem Beispiel die Bewertung der eigentlich inhaltlich korrekten Antworten (ANS) des Prozessors (PC) als "nicht korrekt". Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeope- ration in diesem Beispiel dann anschließend "10001110", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im vierzehnten Zeitraum (P14) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgese- henen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Überna hme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00011100", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im fünfzehnten Zeitraum (P15) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Überna hme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann a nschließend "00111001", da eine korrekte Antwort (ANS) zum richtigen Zeitpunkt emp- fangen wurde.

Im sechzehnten Zeitraum (P16) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "01110010", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im siebzehnten Zeitraum (P17) empfängt der Watchdog (WDG) eine als "nicht kor- rekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11100100", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im achtzehnten Zeitraum (P18) empfängt der Watchdog (WDG) eine als "nicht kor- rekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "11001000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im neunzehnten Zeitraum (P19) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "10010000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im zwanzigsten Zeitraum (P20) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00100000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im einundzwanzigsten Zeitraum (P21) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "01000000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im zweiundzwanzigsten Zeitraum (P22) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im nicht dafür vorgesehenen Empfangszeitraum (a). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "10000000", da eine nicht korrekte Antwort (ANS) zum falschen Zeitpunkt empfangen wurde. Im dreiundzwanzigsten Zeitraum (P23) empfängt der Watchdog (WDG) keine Antwort (ANS)im dafür vorgesehenen Empfangszeitraum (b), obwohl eine Antwort (ANS) des Prozessors (PC) im dafür vorgesehenen Empfangszeitraum (b)erwartet wurde. Dies wird hier beispielhaft als eine "nicht korrekt" zu bewertende Antwort (ANS) durch die ersten Bewertungsmittel (AVAL) bewertet. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00000000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Im vierundzwanzigsten Zeitraum (P24) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00000000", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im fünfundzwanzigsten Zeitraum (P25) empfängt der Watchdog (WDG) eine als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00000001", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im sechsundzwanzigsten Zeitraum (P26) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Beispiel dann anschließend "00000010", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde.

Im siebenundzwanzigsten Zeitraum (P27) empfängt der Watchdog (WDG) eine als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertete Antwort (ANS) im dafür vorgesehenen Empfangszeitraum (b). Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und durchgeführter Schiebeoperation in diesem Bei- spiel dann anschließend "00000100", da eine nicht korrekte Antwort (ANS) zum richtigen Zeitpunkt empfangen wurde. Die zweiten Bewertungsmittel (VAL) werten parallel die jeweiligen Informationen (Infi bis Inf ₈ ) in dem beispielhaften Schieberegister (SR) der Fign . 5 bis 7 aus. In diesem Beispiel wird nach jeder Schiebeoperation des Schieberegisters (SR) dessen Inhalt durch die zweiten Bewertungsmittel bewertet. Dies geschieht hier beispielhaft durch Zählung der 1-Pegel innerhalb des Schieberegisters (SR), die die als "korrekt" bewerteten Antworten (ANS) der letzten acht Zeiträume angeben, in einem beispielhaften Zählwert (NO). Andere Zählweisen und Auswertungen sind natürlich ausdrücklich denkbar. In diesem Beispiel wird das Steuersignal (RES) gesetzt, wenn das Schieberegister (SR) beispielhaft keine Information in den acht Informationen (Infi bis Inf ₈ ) der acht Schieberegisterzellen, die als korrekte Information "korrekte" Information in den letzten acht Zeiträumen bewertet wurde, enthält. Je nach Implementation kann es sinnvoll sein, wenn das Steuersignal (RES) nicht wie in den Fign. 5 bis 7 dargestellt, ein Non-Return-To-Zero-Signal (NRZ-Signal) ist, sondern ein Return-To-Zero-Signal (RTZ-Signal) ist, dass bei Eintritt der Bedingung nur für einen kurzen Zeitraum aktiv ist und dann erst wieder bei dem erneuten Eintreten der Bedingung wieder aktiv wird. In diesem Beispiel wird das erste Warnsignal (WRN) gesetzt, wenn das Schieberegister (SR) beispielhaft in weniger als drei Informationen (Infi bis Inf ₈ ) für drei korrekte Informationen in den letzten acht Zeiträumen enthält. In diesem Beispiel wird das zweite Warnsignal (WRN2) gesetzt, wenn das Schieberegister beispielhaft weniger als fünf Informationen (Infi bis Inf ₈ ) für fünf korrekte Informationen in den letzten acht Zeiträumen enthält.

Fig . 8 zeigt ein beispielhaftes zweistufiges Verfahren entsprechend der Fig . 4. Der erste Ergebnisspeicher (ES) wird hier durch ein erstes Schieberegister (SR) mit einer bei- spielhaften Breite von 4 Bit realisiert. In diesem Beispiel führt das erste Schieberegister (SR) mit jedem Empfang einer Antwort (ANS) einen Schiebevorgang nach links aus und übernimmt das Bewertungsergebnis der ersten Bewertungsmittel (AVAL) in die rechteste Schieberegisterzelle (Ergebnisspeicherzelle). Zur besseren Übersichtlichkeit sind die beispielhaften zeitlich unterschiedlichen Werte der 4 zwischengespeicherten Informationen (Infi bis Inf ₄ ) des Schieberegisters (SR) untereinander und versetzt hingeschrieben.

Zu Anfang des ersten Zeitraums (PI) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum emp- fängt der Watchdog (WDG) vier erwartete und keine nicht erwarteten Antworten (ANS) des Prozessors (PC). Alle Antworten (ASN) werden als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Keine der Antworten (ASN) wird als "nicht kor- rekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Alle erwarteten Antworten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Keine Antworten werden im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "1111".

Zu Anfang des zweiten Zeitraums (P2) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) vier erwartete und keine nicht erwarteten Antworten (ANS) des Prozessors (PC). Drei Antworten (ASN) werden als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Eine der Antworten (ASN) wird als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der erwarteten Antworten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Eine Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "Ol l i".

Zu Anfang des dritten Zeitraums (P3) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum emp- fängt der Watchdog (WDG) vier erwartete und keine nicht erwarteten Antworten (ANS) des Prozessors (PC). Zwei Antworten (ASN) werden als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Zwei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der erwarteten Antworten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Eine Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfa ngen. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0101".

Zu Anfang des vierten Zeitraums (P4) ist der Inhalt des Schieberegisters (SR) auf ei- nen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) vier erwartete und keine nicht erwarteten Antworten (ANS) des Prozessors (PC). Eine Antwort (ASN) wird als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der erwarteten Antwor- ten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Eine Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0001".

Zu Anfang des fünften Zeitraums (P5) ist der Inhalt des Schieberegisters (SR) auf ei- nen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) vier erwartete und keine nicht erwarteten Antworten (ANS) des Prozessors (PC). Eine Antwort (ASN) wird als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der erwarteten Antwor- ten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Eine korrekte Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0000". Zu Anfang des sechsten Zeitraums (P6) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) nur drei statt erwarteter 4 Antworten (ANS) des Prozessors (PC). Zwei Antworten (ASN) werden als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Eine der Antworten (ASN) wird als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Die drei erwarteten Antworten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Keine Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Die fehlende Antwort wird beispielhaft hier als "nicht korrekte" Antwort bewertet. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 3 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0110".

Zu Anfang des siebten Zeitraums (P7) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) nur drei statt erwarteter 4 Antworten (ANS) des Prozes- sors (PC). Eine Antwort (ASN) wird als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Zwei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Die drei erwarteten Antworten werden im dafür vorgesehenen Empfangszeitraum (b) empfangen. Keine Antwort wird im nicht dafür vorgesehenen Empfangszeitraum (a) empfangen. Die fehlende Antwort wird bei- spielhaft hier als "nicht korrekte" Antwort bewertet. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 3 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0001". Zu Anfang des achten Zeitraums (P8) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum empfängt der Watchdog (WDG) 5 statt erwarteter 4 Antworten (ANS) des Prozessors (PC) . Zwei Antworten (ASN) werden als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Vier Antworten werden im dafür vorgesehenen Em pfangszeitraum (b) empfangen. Eine Antwort wird im nicht dafür vorgesehenen Em pfangszeitraum (a) empfangen. Die zusätzliche inhaltlich korrekte Antwort wird beispielhaft hier als "nicht korrekte" Antwort bewertet. Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 5 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend " 1000".

Zu Anfang des neunten Zeitraums (P9) ist der Inhalt des Schieberegisters (SR) auf einen Rücksetzwert, hier beispielhaft "0000" zurückgesetzt. In diesem Zeitraum em p- fängt der Watchdog (WDG) 4 der erwa rteten 4 Antworten (ANS) des Prozessors (PC) . Eine Antwort (ASN) wird als "korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei der Antworten (ASN) werden als "nicht korrekt" durch die ersten Bewertungsmittel (AVAL) bewertet. Drei Antworten werden im dafür vorgesehenen Em pfangszeitraum (b) empfangen. Eine Antwort wird im nicht dafür vorgesehenen Em p- fangszeitraum (a) empfangen . Der Inhalt des Schieberegisters (SR) ist nach Übernahme der Bewertung und 4 durchgeführten Schiebeoperationen in diesem Beispiel dann anschließend "0010".

In diesem Beispiel der Fig . 8 zählen die zweiten Bewertungsmittel (VAL) in Form eines Zählwertes (NO) die mit "korrekt" bewerteten letzten 4 Antworten des Prozessors (PC) an den Watchdog (WDG) . Die zweiten Bewertungsmittel (VAL) vergleichen in diesem Beispiel diesen so ermittelten Zählwert (NO) mit einem vierten Schwellwert. Liegt der Zählwert (NO) in diesem Beispiel unter dem vierten Schwellwert von 3, so wird ein Bewertungssignal (BW) gesetzt. Liegt der Zählwert darüber, so wird dieses beispiel- hafte Bewertungssignal (BW) zurückgesetzt.

Der Wert dieses Bewertungssignals (BW) wird beispielhaft am Ende jedes Zeitraums, also am Ende des jeweiligen vorgesehener Empfangszeitraums (b) für die Antworten (ANS) in ein weiteres Schieberegister (SR _B ) übernommen, das hier den weiteren Er- gebnisspeicher (ES _B ) darstellt. Daher wird das Überprüfungsergebnis in Form des logischen Pegels des Bewertungssignals (BW) im ersten Zeitraum (PI) und im zweiten Zeitraum (B2) mit einen 1 -Pegel bewertet, was hier "korrekt" bedeuten soll und in den übrigen Zeiträumen mit einem O-Pegel bewertet, was hier "nicht korrekt" bedeuten soll.

Diese somit im weiteren Schieberegister (SR _B ) gespeicherten Überprüfungsergebnisse werden durch weitere zweite Bewertungsmittel (VAL _B ) ausgewertet. Dies geschieht hier beispielhaft durch Zählung der 1-Pegel innerhalb des weiteren Schieberegisters (SR _B ). Hierdurch wird ein zweiter Zählwert (CCNT _B ) durch die weiteren zweiten Bewer- tungsmittel (VAL _B ) bestimmt.

Die weiteren zweiten Bewertungsmittel (VAL _B ) vergleichen diesen zweiten Zählwert (CCNT _B ) beispielsweise mit einem ersten Schwellwert, der hier beispielhaft 1 ist. Liegt der zweite Zählwert (CCNT _B ) unterhalb des ersten Schwellwerts, so wird in dem Bei- spiel der Fig . 8 das Steuersignal (RES) gesetzt und ansonsten nicht gesetzt.

Die weiteren zweiten Bewertungsmittel (VAL _B ) vergleichen den zweiten Zählwert (CCNT _B ) in dem Beispiel der Fig . 8 mit einem zweiten Schwellwert, der hier beispielhaft 5 ist. Liegt der zweite Zählwert (CCNT _B ) unterhalb des zweiten Schwellwerts, so wird in dem Beispiel der Fig . 8 das erste Warnsignal (WRN) gesetzt und ansonsten nicht gesetzt.

Die weiteren zweiten Bewertungsmittel (VAL _B ) vergleichen den zweiten Zählwert (CCNT _B ) in dem Beispiel der Fig . 8 mit einem dritten Schwellwert, der hier beispielhaft 3 ist. Liegt der zweite Zählwert (CCNT _B ) unterhalb des dritten Schwellwerts, so wird in dem Beispiel der Fig . 8 das zweite Warnsignal (WRN2) gesetzt und ansonsten nicht gesetzt.

Das Beispiel der Fig . 9 entspricht in seiner Grundstruktur wieder der Fig . 2. Die Aus- wertung des Schieberegisters (SR) durch die zweiten Bewertungsmittel (VAL) erfolgt nun jedoch in anderer Weise als die Auswertung entsprechend den Fign . 5 bis 7. Es wird nun nicht die Anzahl der korrekten Antworten, die im Schieberegister (SR) als 1 - Information hinterlegt sind ausgewertet, sondern das Muster. Hier versuchen die zweiten Bewertungsmittel das Muster "0101" zu detektieren. Liegt dies in einem Bereich in vier aufeinander folgenden Schieberegisterzellen des Schieberegisters (SR) vor, so wird in diesem Beispiel ein internes Bewertungssignal (hier C0101) auf 1 gesetzt. Ein Aufwärts/Abwärtszähler (CCNT) der zweiten Bewertungsmittel (VAL) zählt am Ende jedes Zeitraums (PI bis P9) aufwärts, wenn das Bewertungssignal (COlOl) 1 ist, und abwärts, wenn es 0 ist. Liegt der Wert des Aufwärts/Abwärtszählers (CCNT) über einen ersten Schwellwert (hier 2), so wird das erste Warnsignal (WRN) gesetzt. Liegt der Wert des Aufwärts/Abwärtszählers (CCNT) über einen zweiten Schwellwert (hier nicht mehr angegeben), so wird das zweite Warnsignal (WRN2) gesetzt. Liegt der Wert des Aufwärts/Abwärtszählers (CCNT) über einen dritten Schwellwert (hier nicht mehr angegeben), so wird das Steuersignal (RES) gesetzt.

Die Erfindung lässt sich ferner alternativ durch eine der nachfolgend genannten Merk- malsgruppen umschreiben, wobei die Merkmalsgruppen beliebig miteinander kombinierbar sind und auch einzelne Merkmale einer Merkmalsgruppe mit ein oder mehreren Merkmalen einer oder mehrerer anderer Merkmalsgruppen und/oder einer oder mehrerer der zuvor beschriebenen Ausgestaltungen kombinierbar sind. 1. Vorrichtung zur Überwachung eines Prozessors (PC),

mit einem Watchdog (WDG) und

mit einem Taktgeber (CTR) als Teil des Watchdog (WDG) und

mit einem Schieberegister (SR) als Teil des Watchdog (WDG) und mit n zwischengespeicherten Informationen (Infi bis Inf _n ), die in n Schieberegisterzellen gespeichert sind, aus denen das Schieberegister (SR), besteht, wobei n eine ganze positive Zahl größer 1 ist, und

die von 1 bis n durchnummeriert werden können und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige logische Schieberegisterposition von n Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert sind, und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit ersten Stimulierungsmitteln (QSTM) als Teil des Watchdog (WDG), zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) und

mit ersten Bewertungsmitteln (AVAL) als Teil des Watchdog (WDG), zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) und

wobei der Watchdog (WDG) an den Prozessor (PC) Botschaften (MSG) sendet, die den Prozessor (PC) selbst und weitere Systemkomponenten (SC) betreffen können, und

wobei der Prozessor (PC) in Abhängigkeit von diesen Botschaften (MSG) Antworten (ANS) an den Watchdog (WDG) sendet und

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt mit mindestens einem möglichen erwarteten Inhalt übereinstimmt und

wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht mit mindestens einem mögl ichen erwarteten Inhalt übereinstimmt oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum

(b) durch den Watchdog (WDG) empfangen wird und

wobei das Schieberegister (SR) bei jedem Empfang einer Antwort (ANS) des Prozessors (PC)

die n-te zwischengespeicherte Information (Inf _n ) auf der n-ten logischen Schieberegisterposition in einer Schieberegisterzelle des Schieberegisters (SR) aus diesem Schieberegister (SR) löscht und

jede der (n-1) zwischengespeicherten Informationen von der jeweiligen j-ten logischen Schieberegisterposition (p _j , mit l <j<(n-l)) auf die (j+ l)-te logischen Schieberegisterposition (p _j , mit 2<j<n) verschiebt und

als zumindest neuen ersten Anteil der neuen 1-ten zwischengespeicherten Information (Infi) zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet.

Vorrichtung nach Merkmal 1, mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR), wobei die zweiten Bewertungsmittel (VAL) in Abhängigkeit von zwischengespeicherten Informationen der n zwischengespeicherten Informationen (Infi bis Inf _n ) in den Speicherzellen des Schieberegisters (SR) zumindest ein Steuersignal (RES) erzeugen, das den Zustand des Prozessors (PC) verändern kann, oder ein Signal erzeugen, aus denen ein solches ein Steuersignal (RES) abgeleitet wird.

Vorrichtung nach einem der vorgehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors.

Vorrichtung nach einem der vorhergehenden Merkmale,

wobei einer ersten erwarteten Antwort (ANSI) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erster Empfangszeitraum (bl) als vorbestimmter Empfangszeitraum (b) für die Bewertung der ersten erwarteten Antwort (ANSI) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei einer zweiten erwarteten Antwort (ANS2) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter zweiter Empfangszeitraum (b2) als vorbestimmter Empfangszeitraum (b) für die Bewertung der zweiten erwa rteten Antwort (ANS2) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei der vorbestimmte erste Empfangszeitraum (bl) und der vorbestimmte zweite Empfangszeitraum (b2) verschieden sind und sich überlappen und wobei der vorbestimmte erste Empfangszeitraum (bl) auf die Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und

wobei der vorbestimmte zweite Empfangszeitraum (b2) auf die Bewertung der ersten Antwort (ANSI) keine Wirkung hat.

Vorrichtung nach einem der vorhergehenden Merkmale,

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt" bewertet und

wobei eine Antwort (ANS) zusätzlich "korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) nicht überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet und wobei eine Antwort (ANS) zusätzlich "nicht korrekt" ist, wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet.

Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von zumindest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt.

Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt.

Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch,

dass zweite Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine weitere Bewertung erzeugen und

dass zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) als weiteren Informationsanteil neben dem besagten ersten Informationsanteil zusätzlich umfasst.

Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Informationsanteils zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l<j<n und l <k<n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine zweite weitere Bewertung erzeugt. Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. Vorrichtung nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit zusätzlichen zweiten Bewertungsmitteln (VAL) als Teil des Watchdog (WDG), zur Bewertung der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl größer 1 ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) bei jedem Empfang einer Antwort des Prozessors (PC)

die m-te weitere zwischengespeicherte Information (Inf _mB ) auf der m- ten logischen weiteren Schieberegisterposition in einer Schieberegister- zelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB ) von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l <j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition

(P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Infi _B ) oder als neue 1-te weitere zwischengespeicherte Information (Infi _B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und wobei das weitere Schieberegister (SR _B ) nach einem Ende eines Empfangszeitraums (b) oder nach jedem Ende eines Empfangszeitraums (b)

die m-te weitere zwischengespeicherte Information (Inf _mB ) auf der m- ten logischen weiteren Schieberegisterposition in einer Schieberegisterzelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l<j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition (P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Infi _B ) oder als neue 1-te weitere zwischengespeicherte Information (Infi _B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verä ndern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis m durchnummeriert werden können, und wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) nach dem Ende einer vorbestimmten oder eingestellten Anzahl q aufeinander folgender Empfangszeiträume (b)

die m-te weitere zwischengespeicherte Information (Inf _mB ) auf der m- ten logischen weiteren Schieberegisterposition in einer Schieberegisterzelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB ) von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l <j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition

(P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Inf _1B ) oder als neue 1-te weitere zwischengespeicherte Information (Inf _1B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden.

Vorrichtung nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "korrekt" gesetzt werden.

Vorrichtung zur Überwachung eines Prozessors (PC) insbesondere nach einem der vorhergehenden Merkmale,

mit einem Watchdog (WDG) und

mit einem Taktgeber (CTR) als Teil des Watchdog (WDG) und

mit einem Ergebnisspeicher (ES) als Teil des Watchdog (WDG) und mit n zwischengespeicherten Informationen (Infi bis Inf _n ), die in n Ergebnisspeicherzellen gespeichert sind, aus denen der Ergebnisspeicher (ES), besteht, wobei n eine ganze positive Zahl größer 1 ist, und

die von 1 bis n durchnummeriert werden können und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige logische Ergebnisspeicherposition von n logischen Ergebnisspeicherpositionen besitzt, die von 1 bis n durchnummeriert werden können, und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit ersten Stimulierungsmitteln (QSTM) als Teil des Watchdog (WDG), zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) und

mit ersten Bewertungsmitteln (AVAL) als Teil des Watchdog (WDG), zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) und

wobei der Watchdog (WDG) an den Prozessor (PC) Botschaften (MSG) sendet,

die den Prozessor (PC) selbst und weitere Systemkomponenten (SC) betreffen können, und

wobei der Prozessor (PC) in Abhängigkeit von diesen Botschaften (MSG) Antworten (ANS) an den Watchdog (WDG) sendet und

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt mit mindestens einem möglichen erwarteten Inhalt übereinstimmt und wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht mit mindestens einem möglichen erwarteten Inhalt übereinstimmt oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum (b) durch den Watchdog (WDG) empfangen wird und

wobei der Ergebnisspeicher (ES) bei jedem Empfang einer Antwort (ANS) des Prozessors (PC)

eine zwischengespeicherte Information (z.B. Inf,) auf der j-ten logischen Ergebnisspeicherposition in einer Ergebnisspeicherzelle des Ergebnisspeichers (ES) aus diesem Ergebnisspeicher (ES) löscht, wobei l <j<n ist, und

die verbleibenden (n-1) zwischengespeicherten Informationen (Inf _k ), wobei l <k<n und k*j ist, von der jeweiligen k-ten ursprünglichen logischen Ergebnisspeicherposition (p _k , mit l<k<m und k*j) auf eine andere logische Ergebnisspeicherposition (p _k ., mit k'*k und l <k'<n) jeweils verschiebt und

als zumindest neuen ersten Anteil der j'-ten zwischengespeicherten Information (z.B. Inf _j .) auf der logischen Ergebnisspeicherposition, in die keine der verbleibenden (n-1) zwischengespeicherten Informationen verschoben wurde, zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

wobei die zweiten Bewertungsmittel (VAL) in Abhängigkeit von zwischengespeicherten Informationen der n zwischengespeicherten Informationen (Infi bis Inf _n ) in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) zumindest ein Steuersignal (RES) erzeugen, das den Zustand des Prozessors (PC) verändern kann, oder ein Signal erzeugen, aus denen ein solches ein Steuersignal (RES) abgeleitet wird. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei einer ersten erwarteten Antwort (ANSI) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erster Empfangszeitraum (bl) als vorbestimmter Empfangszeitraum (b) für die Bewertung der ersten erwarteten Antwort (ANSI) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei einer zweiten erwarteten Antwort (ANS2) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter zweiter Empfangszeitraum (b2) als vorbestimmter Empfangszeitraum (b) für die Bewertung der zweiten erwarteten Antwort (ANS2) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei der vorbestimmte erste Empfangszeitraum (bl) und der vorbestimmte zweite Empfangszeitraum (b2) verschieden sind und sich überlappen und wobei der vorbestimmte erste Empfangszeitraum (bl) auf die Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und

wobei der vorbestimmte zweite Empfangszeitraum (b2) auf die Bewertung der ersten Antwort (ANSI) keine Wirkung hat.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) zusätzlich "korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) nicht überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet und wobei eine Antwort (ANS) zusätzlich "nicht korrekt" ist, wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmitteln (AVAL) des Watchdog (WDG) zusätzlich von zumindest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) abhängt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) abhängt.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch,

dass eine zweiten Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zumindest eine weitere Bewertung erzeugt und

dass zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) als weiteren Informationsanteil neben dem besagten ersten Informationsanteil zusätzlich umfasst.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Informationsa nteiles zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l <j<n und l <k<n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zumindest eine zweite weitere Bewertung erzeugt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watch- dog (WDG), zur Bewertung der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) und

mit mindestens einem weiteren Ergebnisspeicher (ES _B ) als Teil des Watch- dog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl größer 1 ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) bei jedem Empfang einer Antwort des Prozessors (PC) die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _k > mit k'*k und l <k'<m) verschiebt und

als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j ' _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j ' _B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watch- dog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES),

mit mindestens einem weiteren Ergebnisspeicher (ES _B ) als Teil des Watch- dog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert werden können, und wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) nach einem Ende eines Empfangszeitraums (b) oder nach jedem Ende eines Empfangszeitraums (b)

die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _k v mit k'*k und l <k'<m) verschiebt und

als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j . _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j . _B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) und

mit mindestens einem weiteren Ergebnisspeicher (ES _B ) als Teil des Watchdog (WDG) und mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert werden können, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) nach dem Ende einer vorbestimmten oder eingestellten Anzahl q aufeinander folgender Empfangszeiträume (b)

die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _kV mit k'*k und l <k'<m) verschiebt und

als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j ' _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j'B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steu- ersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Vorrichtung zur Überwachung eines Prozessors (PC), insbesondere nach einem der vorhergehenden Merkmale,

mit einem Watchdog (WDG) und

mit einem Taktgeber (CTR) als Teil des Watchdog (WDG) und

mit einem Schieberegister (SR) als Teil des Watchdog (WDG) und

mit n zwischengespeicherten Informationen (Infi bis Inf _n ), die in n Schieberegisterzellen gespeichert sind, aus denen das Schieberegister (SR), besteht, wobei n eine ganze positive Zahl größer 1 ist, und

die von 1 bis n durchnummeriert werden können und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige logische Schieberegisterposition von n Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert sind, und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit ersten Stimulierungsmitteln (QSTM) als Teil des Watchdog (WDG), zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) und

mit ersten Bewertungsmitteln (AVAL) als Teil des Watchdog (WDG), zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) und wobei der Watchdog (WDG) an den Prozessor (PC) Botschaften (MSG) sendet,

die den Prozessor (PC) selbst und weitere Systemkomponenten (SC) betreffen können, und

wobei der Prozessor (PC) in Abhängigkeit von diesen Botschaften (MSG) Antworten (ANS) an den Watchdog (WDG) sendet und

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt mit mindestens einem möglichen erwarteten Inhalt übereinstimmt und

wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht mit mindestens einem möglichen erwarteten Inhalt übereinstimmt oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum (b) durch den Watchdog (WDG) empfangen wird und

wobei das Schieberegister (SR) zumindest nach einem Ende des vorbestimmten Empfangszeitraums (b) oder nach jedem Ende des vorbestimmten Empfangszeitraums (b)

die n-te zwischengespeicherte Information (Inf _n ) auf der n-ten logischen Schieberegisterposition in einer Schieberegisterzelle des Schieberegisters (SR) aus diesem Schieberegister (SR) löscht und

jede der (n-1) zwischengespeicherten Informationen von der jeweiligen j-ten logischen Schieberegisterposition (p _j , mit l <j<(n-l)) auf die (j+ l)-te logische Schieberegisterposition (p _j , mit 2<j<n) verschiebt und als zumindest neuen ersten Anteil der neuen 1-ten zwischengespeicherten Information (Infi) zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR), wobei die zweiten Bewertungsmittel (VAL) in Abhängigkeit von zwischengespeicherten Informationen der n zwischengespeicherten Informationen (Infi bis Inf _n ) in den Speicherzellen des Schieberegisters (SR) zumindest ein Steuersignal (RES) erzeugen, das den Zustand des Prozessors (PC) verän- dem kann, oder ein Signal erzeugen, aus denen ein solches ein Steuersignal

(RES) abgeleitet wird.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei einer ersten erwarteten Antwort (ANSI) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erster Empfangszeitraum (bl) als vorbestimmter Empfangszeitraum (b) für die Bewertung der ersten erwarteten Antwort (ANSI) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei einer zweiten erwarteten Antwort (ANS2) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter zweiter Empfangszeitraum (b2) als vorbestimmter Empfangszeitraum (b) für die Bewertung der zweiten erwa rteten Antwort (ANS2) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei der vorbestimmte erste Empfangszeitraum (bl) und der vorbestimmte zweite Empfangszeitraum (b2) verschieden sind und sich überlappen und wobei der vorbestimmte erste Empfangszeitraum (bl) auf die Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und

wobei der vorbestimmte zweite Empfangszeitraum (b2) auf die Bewertung der ersten Antwort (ANSI) keine Wirkung hat. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale

- wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die

Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) zusätzlich "korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antwor- ten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) nicht überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet und wobei eine Antwort (ANS) zusätzlich "nicht korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von zumi ndest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch,

dass eine zweiten Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine weitere Bewertung erzeugt und

dass zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) als weiteren Informationsanteil neben dem besagten ersten Informationsanteil zusätzlich umfasst.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Informationsa n- teils zumindest zweier verschiedener zwischengespeicherten Informationen (Inf,, Inf _k , mit l <j<n und l<k<n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine zweite weitere Bewertung erzeugt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watch- dog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl größer 1 ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) bei jedem Empfang einer Antwort des Prozessors (PC)

die m-te weitere zwischengespeicherte Information (Inf _nB ) auf der m-ten logischen weiteren Schieberegisterposition in einer Schieberegisterzelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l <j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition (P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Infi _B ) oder als neue 1-te weitere zwischengespeicherte Information (Infi _B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) nach einem Ende eines Empfangszeitraums (b) oder nach jedem Ende eines Empfangszeitraums (b)

die m-te weitere zwischengespeicherte Information (Inf _mB ) auf der m- ten logischen weiteren Schieberegisterposition in einer Schieberegisterzelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l <j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition (P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Inf _1B ) oder als neue 1-te weitere zwischengespeicherte Information (Inf _1B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Schieberegisterzellen gespeichert sind, aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige logische weitere Schieberegisterposition von m logischen weiteren Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert werden können, und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) nach dem Ende einer vorbestimmten oder eingestellten Anzahl q aufeinander folgender Empfangszeiträume (b)

die m-te weitere zwischengespeicherte Information (Inf _mB ) auf der m- ten logischen weiteren Schieberegisterposition in einer Schieberegisterzelle des weiteren Schieberegisters (SR _B ) aus diesem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB ) von der jeweiligen j-ten logischen weiteren Schieberegisterposition (p _j , mit l <j<(m-l)) auf die (j+ l)-te logische weitere Schieberegisterposition (P _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Inf _1B ) oder als neue 1-te weitere zwischengespeicherte Information (Inf _1B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer An- zahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "korrekt" gesetzt werden.

Vorrichtung zur Überwachung eines Prozessors (PC), insbesondere nach einem der vorhergehenden Merkmale,

mit einem Watchdog (WDG) und

mit einem Taktgeber (CTR) als Teil des Watchdog (WDG) und

mit einem Ergebnisspeicher (ES) als Teil des Watchdog (WDG) und mit n zwischengespeicherten Informationen (Infi bis Inf _n ), aus denen der

Ergebnisspeicher (ES), besteht, wobei n eine ganze positive Zahl größer 1 ist, und

die von 1 bis n durchnummeriert werden können und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige Ergebnisspeicherposition von n Ergebnisspeicherpositionen besitzt, die von 1 bis n durchnummeriert werden können, und wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit ersten Stimulierungsmitteln (QSTM) als Teil des Watchdog (WDG), zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) und

mit ersten Bewertungsmitteln (AVAL) als Teil des Watchdog (WDG), zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) und

wobei der Watchdog (WDG) an den Prozessor (PC) Botschaften (MSG sendet,

die den Prozessor (PC) selbst und weitere Systemkomponenten (SC) betreffen können, und

wobei der Prozessor (PC) in Abhängigkeit von diesen Botschaften (MSG) Antworten (ANS) an den Watchdog (WDG) sendet und wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt korrekt ist und

wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht korrekt ist oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum (b) durch den Watchdog (WDG) empfangen wird und

wobei der Ergebnisspeicher (ES) nach einem Ende des vorbestimmten Empfangszeitraums (b) oder nach jedem Ende des vorbestimmten Empfangszeitraums (b)

eine zwischengespeicherte Information (z.B. Inf _n ) aus dem Ergebnisspeicher (ES) löscht und

die verbleibenden (n-1) zwischengespeicherten Informationen von der ursprünglichen Ergebnisspeicherposition auf eine andere Ergebnisspeicherposition jeweils verschiebt und

als zumindest neuen ersten Anteil der neuen zwischengespeicherten Information (z.B. Infi) auf der Ergebnisspeicherposition, in die keine der verbleibenden (n-1) zwischengespeicherten Informationen verschoben wurde, zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

wobei die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Inhalt des Schieberegisters (SR) zumindest ein Steuersignal (RES) erzeugt, das den Zustand des Prozessors (PC) verändern kann, oder ein Signal erzeugen, aus denen ein solches ein Steuersignal (RES) abgeleitet wird. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, wobei der Prozessor (PC), der mit dem Watchdog (WDG) zur Überwachung verbindbar ist. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei einer ersten erwarteten Antwort (ANSI) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erste Empfangszeitraum (bl) als vorbestimmter Empfangszeitraum (b) für die Bewertung der ersten erwarteten Antwort (ANSI) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei einer zweiten erwarteten Antwort (ANS2) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erste Empfangszeitraum (b2) als vorbestimmter Empfangszeitraum (b) für die Bewertung der zweiten erwarteten Antwort (ANS2) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei der vorbestimmte erste Empfangszeitraum (bl) und der vorbestimmte zweite Empfangszeitraum (b2) verschieden sind und sich überlappen und wobei der vorbestimmte erste Empfangszeitraum (bl) auf die Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und

wobei der vorbestimmte zweite Empfangszeitraum (b2) auf die Bewertung der ersten Antwort (ANSI) keine Wirkung hat. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) zusätzlich "korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) nicht eine maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestim mten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet und

wobei eine Antwort (ANS) zusätzlich "nicht korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von zumindest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) abhängt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch,

dass eine zweiten Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine weitere Bewertung erzeugt und

dass zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Schieberegisters (SR) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) zusätzlich umfasst. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Anteiles zumi ndest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l<j<n und l <k<n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) zusätzlich zumindest eine zweite weitere Bewertung erzeugt. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl größer 1 ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige Schieberegisterposition von m Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert sind, und wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) bei jedem Empfang einer Antwort des Prozessors (PC)

die m-te weitere zwischengespeicherte Information (Inf _nB ) aus dem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten Schieberegisterposition (p _j , mit l<j<(m-l)) auf die (j+ 1)- te Schieberegisterposition (p _j , mit 2<j<m) verschiebt und als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Inf _1B ) oder als neue 1-te weitere zwischengespeicherte Information (Inf _1B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verä ndern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und

wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige Schieberegisterposition von m Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur

Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis

Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) nach einem Ende eines Empfangszeitraums (b) oder nach jedem Ende eines Empfangszeitraums (b)

die m-te weitere zwischengespeicherte Information (Inf _nB ) aus dem weiteren Schieberegister (SR _B ) löscht und

jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten Schieberegisterposition (p _j , mit l<j<(m-l)) auf die (j+ 1)- te Schieberegisterposition (p _j , mit 2<j<m) verschiebt und als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Inf _1B ) oder als neue 1-te weitere zwischengespeicherte Information (Inf _1B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verä ndern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) und

mit mindestens einem weiteren Schieberegister (SR _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), aus denen das weitere Schieberegister (SR _B ), besteht, wobei m eine ganze positive Zahl ist, und

wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige Schieberegisterposition von m Schieberegisterpositionen besitzt, die von 1 bis n durchnummeriert sind, und wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) und

wobei das weitere Schieberegister (SR _B ) nach dem Ende einer vorbestimmten oder eingestellten Anzahl q aufeinander folgender Empfangszeiträume (b)

die m-te weitere zwischengespeicherte Information (Inf _nB ) aus dem weiteren Schieberegister (SR _B ) löscht und jede der (m-1) zwischengespeicherten Informationen (Inf _jB )von der jeweiligen j-ten Schieberegisterposition (p _j , mit l<j<(m-l)) auf die (j+ 1)- te Schieberegisterposition (p _j , mit 2<j<m) verschiebt und

als zumindest als neuer erster Anteil der neuen 1-ten weiteren zwischengespeicherten Information (Infi _B ) oder als neue 1-te weitere zwischengespeicherte Information (Infi _B ) zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen (Inf _jB ) der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verä ndern kann, erzeugen. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "korrekt" gesetzt werden. Verfahren zur Überwachung eines Prozessors (PC) insbesondere nach einem der vorhergehenden Merkmale, umfassend die folgenden Schritte:

Vorgeben eines vorgesehener Empfangszeitraum für eine Antwort (ANS) des Prozessors (PC) an einen Watchdog (WDG) durch einen Taktgeber (CTR); Versendung einer oder mehrerer Botschaften (MSG) mit Inhalten, die den Prozessor (PC) selbst und/oder weitere Systemkomponenten (SC) betreffen können, durch den Watchdog (WDG) an den Prozessor (PC);

Beantwortung der Botschaft (MSG) in Abhängigkeit von zumindest dem Inhalt einer dieser Botschaften durch dem Prozessor (PC) in Form einer Antwort (ASW) an den Watchdog (WDG); Bewertung mindestens einer Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) durch den Watchdog (WDG) als "korrekt" oder "nicht korrekt" zur Erzeugung eines Bewertungsergebnisses,

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt korrekt ist und

wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht korrekt ist oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum (b) durch den Watchdog (WDG) empfangen wird;

Änderung des Inhalts eines Ergebnisspeichers (ES) mit n zwischengespeicherten Informationen (Infi bis Inf _n ) mit einem ersten Informationsanteil und ggf. weiteren Informationsanteilen mit n als ganzer Zahl größer 1 und mit

jeweils einer eindeutigen Ergebnisspeicherposition,

zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watch- dog(WDG) oder

zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) durch

Löschung mindestens einer zwischengespeicherten Information (Inf _k ) der n Informationen (Infi bis Inf _n ) und

Änderung mindestens einer Ergebnisspeicherposition mindestens einer zwischengespeicherten Information (Inf _j ) von n Informationen (Infi bis Inf _n ) in einem Ergebnisspeicher (ES) und

Verwendung des Ergebnises der Bewertung der mindestens einen em pfangenen Antwort (ANS) als neuen ersten Informationsanteil einer neuen zwischengespeicherten Information (Infi) in dem Ergebnisspeicher.

Verfahren insbesondere nach einem der vorhergehenden Merkmale

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR), umfassend den zusätzlichen Schritt, Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) durch zweite Bewertungsmittel (VAL), Erzeugung zumindest eines Steuersignals (RES), das den Zustand des Prozessors (PC) verändern kann, oder Erzeugung eines Signals, aus dem ein solches Steuersignal (RES) abgeleitet wird.

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt

Festlegen eines ersten vorbestimmten Empfangszeitraums (bl) in Abhängigkeit von einer ersten erwarteten Antwort (ANSI) für die Nutzung als vorbestimmter Empfangszeitraum (b) bei der Bewertung dieser ersten Antwort (ANSI) des Prozessors (PC) bei ihrem Empfang als Antwort (ANS) durch den Watchdog (WDG);

Festlegen eines zweiten vorbestimmten Empfangszeitraums (b2) in Abhä ngigkeit von einer zweiten erwarteten Antwort (ANS2) für die Nutzung als vorbestimmter Empfangszeitraum (b) bei der Bewertung dieser zweiten Antwort (ANS2) des Prozessors (PC) bei ihrem Empfang als Antwort (ANS) durch den Watchdog (WDG);

wobei sich der erste vorbestimmte Empfangszeitraum (bl) und der zweite vorbestimmten Empfangszeitraum (b2) überlappen und der erste vorbestimmte Empfangszeitraum (bl) für die zweite Antwort (ANS2) keine Wi rkung bei der Bewertung hat und und der zweite vorbestimmte Empfangszeitraum (b2) für die erste Antwort (ANSI) keine Wirkung bei der Bewertung hat.

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt

der Bewertung der Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt",

wobei nun eine Antwort (ANS) zusätzlich "korrekt ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) nicht eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet, wobei nun eine Antwort (ANS) zusätzlich "nicht korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet.

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt der Bewertung der Antwort (ANS) des Prozessors (PC) in zusätzlicher Abhängigkeit von zumindest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) .

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt der Bewertung der Antwort (ANS) des Prozessors (PC) in zusätzlicher Abhängigkeit von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) .

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt

der zusätzlichen Erzeugung zumindest einer weiteren Bewertung durch zweite Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) ;

des Abspeicherns dieser weiteren Bewertung als weiterer Informationsanteil einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) .

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt des Erzeugens einer zweiten weiteren Bewertung in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Anteiles zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l <j < n und l < k< n und j * k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) .

Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt des Setzens der ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) allesamt auf einen Wert entsprechend "nicht korrekt" oder allesamt auf einen Wert entsprechend "korrekt".

76. Verfahren nach einem oder mehreren der vorausgehenden Schritte, umfassend die zusätzlichen Schritte

Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zur Erzeugung eines weiteren Bewertungsergebnisses; Änderung des Inhalts eines zweiten Ergebnisspeichers (ES _B ) mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) mit einem ersten Informationsanteil und ggf. weiteren Informationsanteilen mit m als ganzer Zahl größer 1 und mit

jeweils einer eindeutigen weiteren Ergebnisspeicherposition, zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watchdog

(WDG) oder

zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) durch

Löschung mindestens einer weiteren zwischengespeicherten Information (Inf _k ) der m Informationen (Inf _1B bis Inf _mB ) und

Änderung mindestens einer Ergebnisspeicherposition mindestens einer weiteren zwischengespeicherten Information (Inf _jB ) von m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) in dem weiteren Ergebnisspeicher (ES _B ) und

Verwendung des weiteren Bewertungsergebnisses als neuen ersten Informationsanteil einer neuen weiteren zwischengespeicherten Information (Infi) in dem weiteren Ergebnisspeicher (ES _B ),

Bewertung von mindestens zwei der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) und

Erzeugung eines Steuersignals (RES), das den Zustand des Prozessors (PC) verändern kann, in Abhängigkeit vom Ergebnis dieser Bewertung.

77. Vorrichtung zur Überwachung eines Prozessors (PC) insbesondere nach einem der vorhergehenden Merkmale,

mit einem Watchdog (WDG) und

mit einem Taktgeber (CTR) als Teil des Watchdog (WDG) und

mit einem Ergebnisspeicher (ES) als Teil des Watchdog (WDG) und mit n zwischengespeicherten Informationen (Infi bis Inf _n ), die in n Ergebnisspeicherzellen gespeichert sind, aus denen der Ergebnisspeicher (ES), besteht, wobei n eine ganze positive Zahl größer 1 ist, und

die von 1 bis n durchnummeriert werden können und

- wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) eine eindeutige logische Ergebnisspeicherposition von n logischen Ergebnisspeicherpositionen besitzt, die von 1 bis n durchnummeriert werden können, und

wobei jede der n zwischengespeicherten Informationen (Infi bis Inf _n ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit ersten Stimulierungsmitteln (QSTM) als Teil des Watchdog (WDG), zur Aussendung von Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC) und

mit ersten Bewertungsmitteln (AVAL) als Teil des Watchdog (WDG), zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) und

wobei der Watchdog (WDG) an den Prozessor (PC) Botschaften (MSG) sendet,

- die den Prozessor (PC) selbst und weitere Systemkomponenten (SC) betreffen können, und

wobei der Prozessor (PC) in Abhängigkeit von diesen Botschaften (MSG) Antworten (ANS) an den Watchdog (WDG) sendet und

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt mit mindestens einem möglichen erwarteten Inhalt übereinstimmt und

- wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und

wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht mit mindestens einem mögl ichen erwarteten Inhalt übereinstimmt oder

- wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum

(b) durch den Watchdog (WDG) empfangen wird und wobei der Ergebnisspeicher (ES) nach einem Ende des vorbestimmten Empfangszeitraums (b) oder nach jedem Ende des vorbestimmten Empfangszeitraums (b)

eine zwischengespeicherte Information (z.B. Inf,) auf der j-ten logischen Ergebnisspeicherposition in einer Ergebnisspeicherzelle des Ergebnisspeichers (ES) aus diesem Ergebnisspeicher (ES) löscht, wobei l <j<n ist, und

die verbleibenden (n-1) zwischengespeicherten Informationen (Inf _k ), wobei l <k<n und k*j ist, von der ursprünglichen logischen Ergebnisspeicherposition (p _k , mit l<k<m und k*j) auf eine andere logische Ergebnisspeicherposition (p _k v mit k'*k und l <k'<n) jeweils verschiebt und als zumindest neuen ersten Anteil der j'-ten zwischengespeicherten Information (z.B. Inf _j' ) auf der logischen Ergebnisspeicherposition, in die keine der verbleibenden (n-1) zwischengespeicherten Informationen verschoben wurde, zumindest das Ergebnis der Bewertung der empfangenen Antwort (ANS) durch den Prozessor (PC) entsprechend einem logischen Wert "korrekt" oder "nicht korrekt" verwendet.

78. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watch- dog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Schieberegisters (SR),

wobei die zweiten Bewertungsmittel (VAL) in Abhängigkeit von zwischengespeicherten Informationen der n zwischengespeicherten Informationen (Infi bis Inf _n ) in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) zumindest ein Steuersignal (RES) erzeugt, das den Zustand des Prozessors (PC) verä ndern kann, oder ein Signal erzeugen, aus denen ein solches ein Steuersignal (RES) abgeleitet wird.

79. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, mit weiteren überwachbaren Systemkomponenten (SC) als Teil des Prozessors.

80. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei einer ersten erwarteten Antwort (ANSI) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter erster Empfangszeitraum (bl) als vorbestimmter Empfangszeitraum (b) für die Bewertung der ersten erwarte- ten Antwort (ANSI) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei einer zweiten erwarteten Antwort (ANS2) durch die ersten Bewertungsmittel (AVAL) ein vorbestimmter zweiter Empfangszeitraum (b2) als vorbestimmter Empfangszeitraum (b) für die Bewertung der zweiten erwarteten Antwort (ANS2) nach deren Empfang durch den Watchdog (WDG) als Antwort (ANS) zugeordnet wird und

wobei der vorbestimmte erste Empfangszeitraum (bl) und der vorbestimmte zweite Empfangszeitraum (b2) verschieden sind und sich überlappen und wobei der vorbestimmte erste Empfangszeitraum (bl) auf die Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und

wobei der vorbestimmte zweite Empfangszeitraum (b2) auf die Bewertung der ersten Antwort (ANSI) keine Wirkung hat.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale,

wobei der Watchdog (WDG) mittels der ersten Bewertungsmittel (AVAL) die Antwort (ANS) des Prozessors (PC) als korrekt oder nicht korrekt bewertet und

wobei eine Antwort (ANS) zusätzlich "korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine maximale Anzahl von zu empfangenen Antworten (ANS) nicht überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet und

wobei eine Antwort (ANS) zusätzlich "nicht korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von zumi n- dest einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) abhängt.

83. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die Bewertung der Antwort (ANS) des Prozessors durch die ersten Bewertungsmittel (AVAL) des Watchdog (WDG) zusätzlich von den zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) abhängt.

84. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch,

dass eine zweiten Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zumindest eine weitere Bewertung erzeugt und

dass zumindest eine zwischengespeicherte Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) eine zwischengespeicherte weitere Bewertung der zweiten Bewertungsmittel (VAL) als weiteren Informationsanteil neben dem besagten ersten Informationsanteil zusätzlich umfasst.

85. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die zweiten Bewertungsmittel (VAL) in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Informationsa nteiles zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l <j<n und l <k<n und j*k) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zumindest eine zweite weitere Bewertung erzeugt.

86. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden.

87. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, gekennzeichnet dadurch, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) auf einen Wert entsprechend "korrekt" gesetzt werden.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der n zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) und

mit mindestens einem weiteren Ergebnisspeichers (ES _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ), die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl größer 1 ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert sind, und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) bei jedem Empfang einer Antwort des Prozessors (PC)

die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _k v mit k'*k und l <k'<m) verschiebt und als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j . _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j . _B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES),

mit mindestens einem weiteren Ergebnisspeicher (ES _B ) als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl ist, und wobei die m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert werden können, und

wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) nach einem Ende eines Empfangszeitraums (b) oder nach jedem Ende eines Empfangszeitraums (b)

die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspei- cherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _k > mit k'*k und l <k'<m) verschiebt und

als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j ' _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j ' _B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung nach einem oder mehreren der vorausgehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watchdog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) und

mit mindestens einem weiteren Ergebnisspeicher (ES _B )als Teil des Watchdog (WDG) und

mit m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) , die in m weiteren Ergebnisspeicherzellen gespeichert sind, aus denen der weitere Ergebnisspeicher (ES _B ), besteht, wobei m eine ganze positive Zahl ist, und

wobei die m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) von 1 bis m durchnummeriert werden können und

wobei jede der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) eine eindeutige logische weitere Ergebnisspeicherposition von m logischen weiteren Ergebnisspeicherpositionen besitzt, die von 1 bis m durchnummeriert sind, und wobei jede der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) zumindest einen ersten Informationsanteil aufweist und ggf. weitere Informationsanteile aufweisen kann und

mit weiteren Bewertungsmitteln (VAL _B ) als Teil des Watchdog (WDG), zur Bewertung der weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) des weiteren Ergebnisspeichers (ES _B ) und

wobei der weitere Ergebnisspeicher (ES _B ) nach dem Ende einer vorbestimmten oder eingestellten Anzahl q aufeinander folgender Empfangszeiträume (b)

die eine j-te weitere zwischengespeicherte Information (Inf _jB ) auf der j- ten logischen weiteren Ergebnisspeicherposition in einer Ergebnisspeicherzelle des weiteren Ergebnisspeichers (ES _B ) aus dem weiteren Ergebnisspeicher (ES _B ) löscht, wobei l<j<m ist, und

jede der (m-1) zwischengespeicherten Informationen (Inf _kB ), wobei l <k<m und k*j ist, von der jeweiligen k-ten logischen weiteren Ergebnisspeicherposition (p _k , mit l <k<m und k*j) auf eine andere logische weitere Ergebnisspeicherposition (p _kV mit k'*k und l <k'<m) verschiebt und

als zumindest als neuer erster Anteil der j'-ten weiteren zwischengespeicherten Information (Inf _j . _B ) oder als neue j'-te weitere zwischengespeicherte Information (Inf _j . _B ), auf der logischen weiteren Ergebnisspeicherposition, in die keine der verbleibenden (m-1) zwischengespeicherten weiteren Informationen verschoben wurde, zumindest das Ergebnis der weiteren Bewertung der zweiten Bewertungsmittel (VAL) verwendet und wobei die weiteren Bewertungsmittel (VAL _B ) in Abhängigkeit von weiteren zwischengespeicherten Informationen der m weiteren zwischengespeicherten Informationen (Inf _1B bis Inf _mB ) des weiteren Schieberegisters (SR _B ) ein Steuersignal (RES), das den Zustand des Prozessors (PC) verändern kann, erzeugen.

Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "nicht korrekt" gesetzt werden. 92. Vorrichtung insbesondere nach einem der vorhergehenden Merkmale, dadurch gekennzeichnet, dass die ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) nach dem Ende einer Anzahl von q aufeinanderfolgenden Empfangszeiträumen (b) auf einen Wert entsprechend "korrekt" gesetzt werden.

93. Verfahren zur Überwachung eines Prozessors (PC), insbesondere nach einem der vorhergehenden Merkmale, umfassend die folgenden Schritte

Vorgeben eines vorgesehener Empfangszeitraum (b) für eine Antwort (ANS) des Prozessors (PC) an einen Watchdog (WDG) durch einen Taktgeber (CTR);

Versendung einer oder mehrerer Botschaften (MSG) mit Inhalten, die den Prozessor (PC) selbst und/oder weitere Systemkomponenten (SC) betreffen können, durch den Watchdog (WDG) an den Prozessor (PC);

Beantwortung der Botschaft (MSG) in Abhängigkeit von zumindest dem Inhalt einer dieser Botschaften durch dem Prozessor (PC) in Form einer Antwort (ASW) an den Watchdog (WDG);

Bewertung mindestens einer Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG) durch den Watchdog (WDG) als "korrekt" oder "nicht korrekt" zur Erzeugung eines Bewertungsergebnisses,

wobei eine Antwort (ANS) "korrekt" ist,

wenn deren Inhalt mit mindestens einem möglichen erwarteten Inhalt übereinstimmt und

wenn die Antwort (ANS) innerhalb eines vorbestimmten Empfangszeitraums (b) durch den Watchdog (WDG) empfangen wird und wobei eine Antwort (ANS) "nicht korrekt" ist,

wenn der Inhalt der Antwort (ANS) nicht mit mindestens einem mögl ichen erwarteten Inhalt übereinstimmt oder

wenn die Antwort (ANS) nicht in dem vorbestimmten Empfangszeitraum

(b) durch den Watchdog (WDG) empfangen wird;

Änderung des Inhalts eines Ergebnisspeichers (ES) mit n zwischengespeicherten Informationen (Infi bis Inf _n ) mit jeweils einem ersten Informationsanteil je zwischengespeicherter Information (Infi bis Inf _n ) und ggf. weiteren Informationsanteilen je zwischengespeicherter Information (Infi bis Inf _n ) mit n als ganzer Zahl größer 1 und mit

jeweils einer eindeutigen logischen Ergebnisspeicherposition zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watch- dog(WDG) oder

zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) durch

Löschung mindestens einer zwischengespeicherten Information (Inf _k ) der n Informationen (Infi bis Inf _n ) und

Änderung mindestens einer logischen Ergebnisspeicherposition mindestens einer zwischengespeicherten Information (Inf,) von n Informationen (Infi bis Inf _n ) in einem Ergebnisspeicher (ES) und

Verwendung des Ergebnisses der Bewertung der mindestens einen empfangenen Antwort (ANS) als neuen ersten Informationsanteil einer neuen zwischengespeicherten Information (Infi) in dem Ergebnisspeicher (ES) .

94. Verfahren insbesondere nach einem der vorhergehenden Merkmale,

mit einem zusätzlichen zweiten Bewertungsmittel (VAL) als Teil des Watch- dog (WDG), zur Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES), umfassend den zusätzlichen Schritt Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) durch zweite Bewertungsmittel (VAL) durch Erzeugung eines Bewertungsergebnisses in Abhängigkeit von zwischengespeicherten Informationen der zwischengespeicherten Informationen (Infi bis Inf _n ); Erzeugung zumindest eines Steuersignals (RES), das den Zustand des Prozessors (PC) verändern kann, oder Erzeugung eines Signals, aus dem ein solches Steuersignal (RES) abgeleitet wird in Abhängigkeit vom besagten Bewertungsergebnis.

95. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt

Festlegen eines ersten vorbestimmten Empfangszeitraums (bl) in Abhängigkeit von einer ersten erwarteten Antwort (ANSI) für die Nutzung als vorbestimmter Empfangszeitraum (b) bei der Bewertung dieser ersten Antwort (ANSI) des Prozessors (PC) bei ihrem Empfang als Antwort (ANS) durch den Watchdog (WDG);

Festlegen eines zweiten vorbestimmten Empfangszeitraums (b2) in Abhä ngigkeit von einer zweiten erwarteten Antwort (ANS2) für die Nutzung als vorbestimmter Empfangszeitraum (b) bei der Bewertung dieser zweiten Antwort (ANS2) des Prozessors (PC) bei ihrem Empfang als Antwort (ANS) durch den Watchdog (WDG);

wobei sich der erste vorbestimmte Empfangszeitraum (bl) und der zweite vorbestimmten Empfangszeitraum (b2) überlappen und der erste vorbestimmte Empfangszeitraum (bl) bei der Bewertung der zweiten Antwort (ANS2) keine Wirkung hat und der zweite vorbestimmte Empfangszeitraum (b2) bei der Bewertung der ersten Antwort (ANSI) keine Wirkung hat.

96. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt

der Bewertung der Antwort (ANS) des Prozessors (PC) als "korrekt" oder "nicht korrekt",

wobei nun eine Antwort (ANS) zusätzlich nur dann "korrekt" ist,

wenn zusätzlich auch die Anzahl der durch den Watchdog (WDG) em pfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) nicht überschreitet oder zusätzlich auch am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) nicht unterschreitet.

wobei nun eine Antwort (ANS) zusätzlich "nicht korrekt" ist,

wenn die Anzahl der durch den Watchdog (WDG) empfangenen Antworten (ANS) innerhalb des vorbestimmten Empfangszeitraums (b) durch die empfangene Antwort (ANS) eine vorgegebene maximale Anzahl von zu empfangenen Antworten (ANS) überschreitet oder am Ende des vorbestimmten Empfangszeitraums (b) eine vorgegebene minimale Anzahl von zu empfangenen Antworten (ANS) unterschreitet.

97. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt der Bewertung der Antwort (ANS) des Prozessors (PC) in zusätzlicher Abhängigkeit von zumindest einem Informationsanteil einer zwischengespeicherten Information (Inf,) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zur Abhängigkeit dieser Bewertung von Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG).

98. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den modifizierten Schritt der Bewertung der Antwort (ANS) des Prozessors (PC) in zusätzlicher Abhängigkeit von den zwischengespeicherten Informationen (Inf, bis Inf _n ) des Ergebnisspeichers (ES) zusätzlich zur Abhängigkeit dieser Bewertung von Antwort (ANS) des Prozessors (PC) an den Watchdog (WDG). 99. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt

der zusätzliche Erzeugung zumindest einer weiteren Bewertung durch zweite Bewertungsmittel (VAL) in Abhängigkeit von zumindest einer zwischengespeicherten Informationen (Inf _j ) der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES);

des Abspeicherns dieser weiteren Bewertung als weiterer Informationsanteil einer zwischengespeicherten Information (Inf _j ) der zwischengespeicherten Informationen (Inf _j bis Inf _n ) des Ergebnisspeichers (ES). 100. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt des Erzeugens einer zweiten weiteren Bewertung in Abhängigkeit vom Auftreten vorbestimmter Muster unter zumindest jeweils eines Anteiles zumindest zweier verschiedener zwischengespeicherten Informationen (Inf _j , Inf _k , mit l <j<n und l <k<n und j*k) der zwischengespeicherten Informati- onen (Infi bis Inf _n ) des Ergebnisspeichers (ES).

101. Verfahren insbesondere nach einem der vorhergehenden Merkmale, umfassend den zusätzlichen Schritt des Setzens der ersten Informationsanteile der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) am Ende des vorbestimmten Empfangszeitraums (b) allesamt auf einen Wert entsprechend "nicht korrekt" oder allesamt auf einen Wert entsprechend "korrekt".

102. Verfahren nach einem oder mehreren der vorausgehenden Schritte, umfassend die zusätzlichen Schritte

- Bewertung der zwischengespeicherten Informationen (Infi bis Inf _n ) des Ergebnisspeichers (ES) zur Erzeugung eines weiteren Bewertungsergebnisses; Änderung des Inhalts eines zweiten Ergebnisspeichers (ES _B ) mit m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) mit einem ersten Informationsanteil und ggf. weiteren Informationsanteilen mit m als ganzer Zahl größer 1 und mit

jeweils einer eindeutigen weiteren logischen Ergebnisspeicherposition zeitlich nach dem Empfang einer Antwort (ASW) durch dem Watchdog (WDG) oder

zeitlich nach dem Ende des vorgesehenen Empfangszeitraums (b) durch

- Löschung mindestens einer weiteren zwischengespeicherten Information

(Inf _k ) der m Informationen (Infi _B bis Inf _mB ) in dem weiteren Ergebnisspeicher (ES _B ) und

Änderung mindestens einer logischen Ergebnisspeicherposition mindestens einer weiteren zwischengespeicherten Information (Inf _jB ) von m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) in dem weiteren Ergebnisspeicher (ES _B ) und

Verwendung des weiteren Bewertungsergebnisses als neuen ersten Informationsanteil einer neuen weiteren zwischengespeicherten Information (Inf) in dem weiteren Ergebnisspeicher (ES _B ).

- Bewertung von mindestens zwei der m weiteren zwischengespeicherten Informationen (Infi _B bis Inf _mB ) und

Erzeugung mindestens eines Steuersignals (RES) und/oder mindestens eines weiteren Steuersignals (WRN, WRN2), die den Zustand des Prozessors (PC) verändern können, in Abhängigkeit vom Ergebnis dieser Bewertung.

Glossar

Zwischengespeicherte Informationen (Infi bis Inf _n ) und (Inf _1B bis Inf _nB ). Unter den zwischengespeicherten Informationen (Infi bis Inf _n ) und unter den weiteren zwischen- gespeicherten Informationen (Inf _1B bis Inf _nB ) werden im Sinne der Erfindung Datensätze mit mindestens einem Datum verstanden. Im einfachsten Fall handelt es sich also um die Information "korrekt" oder "nicht korrekt", was vorzugsweise dann in einem Bit als z.B. "logisch 1" oder "logisch 0" kodiert wird. Wie in der Beschreibung oben angesprochen, ist es aber denkbar, komplexere Bewertungen vorzunehmen und damit Be- wertungsvektoren als einzelne zwischengespeicherte Information zu verwenden.

Ergebnisspeicher

Ein Ergebnisspeicher besteht im Sinne der Erfindung aus mehreren (n oder m) Ergeb- nisspeicherzellen. Jede Ergebnisspeicherzelle kann eine Information (Inf _j ) bzw. (Inf _jB ) speichern. Jede der Informationen kann mehrere Teilinformationen -auch Informationsanteile genannt - umfassen. Es kann sich also um eine komplexere Datenstruktur handeln. Im einfachsten Fall ist eine solche Information aber nur ein Bit. Jeder der n bzw. m im Ergebnisspeicher zwischengespeicherten Informationen (Infi bis Inf _n ) bzw. (Inf _1B bis Inf _mB ) kann eine logische und eine physikalische Ergebnisspeicherposition zugeordnet werden. Bei einem Trigger-Ereignis werden die n bzw. m Informationen (Infi bis Inf _n ) bzw. (Infi bis Inf _m ) im Ergebnisspeicher in einer vorbestimmbaren Weise verschoben oder verwürfelt. Dies kann rein logisch durch Änderung der logischen Ergebnisspeicherpositionen oder durch tatsächliche Verschiebung der n bzw. m Informationen (Infi bis Inf _n ) bzw. (Infi bis Inf _m ) im Ergebnisspeicher auf andere Ergebnisspeicherzellen also durch Änderung der physikalischen Ergebnisspeicherpositionen erfol- gen. Eine vorbestimmte Information der zwischengespeicherten Informationen (Infi bis Inf _n ) bzw. (Infi bis Inf _m ) des Ergebnisspeichers wird bei dem Trigger-Ereignis durch einen durch Bewertungsmittel (AVAL, VAL) ermittelten Bewertungswert zumindest teilweise überschrieben und damit gelöscht. Natürlich können Beschreiben und Löschen auch sequentiell hintereinander ausgeführt werden. Im einfachste Fall kann ein Schreib-/Lesezeiger innerhalb des Ereignisspeichers bei jedem Trigger-Ereignis neu auf eine neue Ereignisspeicherzelle in vorbestimmbarer Weise positioniert werden, die dann mit dem zwischenzuspeichernden Bewertungsergebnis überschrieben wird. Vorzugsweise werden alle Ergebnisspeicherzellen einmal überschrieben bevor eine Ergebnisspeicherzelle erneut überschrieben, wird.

Trigger-Ereignis

Ein Trigger-Ereignis für das Schieben eines Schieberegisters oder das Neustrukturieren der Informationen im Ereignisspeicher (wie unter Ereignisspeicher beschrieben) kann der Empfang einer Antwort (ANS) des Prozessors durch den Watchdog (WDG) oder der Empfang jeder Antwort (ANS) des Prozessors durch den Watchdog (WDG) oder das Ende des vorbestimmten Empfangszeitraums (b) oder der das Ende einer vorbestim mten oder eingestellten Anzahl q aufeinanderfolgender Empfangszeiträume (b) sein, typischerweise aber nicht notwendigerweise durch andere Zeiträume (a, c) getrennt sind. Nicht jede Antwort (ANS) des Prozessors (PC) muss ein Trigger-Signal sein. Es ist aber bevorzugt, dass jede Antwort (ANS) des Prozessors (PC) ein Trigger-Signal ist.

Schieberegister (SR) Im Allgemeinen wird unter einem Schieberegister ein Register verstanden, dass in jeder Speicherstelle ein einzelnes Bit umfasst, das bei Vorliegen einer Taktflanke nach links oder rechts geschoben wird. Im Sinne der Erfindung enthalten die Registerzellen jedoch nicht nur ein Bit sondern die Datensätze der zwischengespeicherten Informationen (Infi bis Inf _n ) bzw. (Inf _1B bis Inf _mB ). Ein solcher Datensatz einer zwischengespeicherten Information (Inf _j ) bzw. (Inf _jB ) kann zwar auch nur aus einem Bit bestehen, muss es aber nicht. Um den Schiebevorgang zu ermöglichen, muss die Datenstruktur der Registerzellen unabhängig davon, ob die Registerzellen genutzt werden oder nicht, gleich sein.

szeichenliste erster Zeitraum, zu dem kein Empfang von Antworten (ANS) vorgesehen ist. Der Zeitraum überlappt sich zeitlich nicht mit dem zweiten Zeitraum (c), zu dem keine Bewertung von Antworten (ANS) durch den Watchdog (WDG) erfolgt, und mit dem vorgesehenen Empfangszeitraum (b) für eine Antwort (ANS) des Prozessors (PC). Die zeitliche Länge eines ersten Zeitraums kann 0 sein. Die zeitliche Länge des ersten Zeitraums kann von erstem Zeitrau m zu ersten Zeitraum variieren.

ANS Antwort des Prozessors (PC) auf eine oder mehrere Botschaften (MSG) hin, dies das erste Stimulierungsmittel (QSTM) als Teil des Watchdog (WDG) an den Prozessor (PC) gesendet hat.

ANSI erste Antwort des Prozessors (PC)

ANS2 zweite Antwort des Prozessor (PC)

AVAL erste Bewertungsmittel (AVAL). Die ersten Bewertungsmittel sind Teil des

Watchdog (WDG). Sie dienen zur Bewertung von Antworten (ANS) des Prozessors (PC) an den Watchdog (WDG) nach Aufforderung durch Botschaften (MSG) die das erste Stimulierungsmittel (QSTM) vom Watchdog (WDG) an den Prozessor (PC) gesandt hat und die dieser dann mit eben diesen Antworten (ANS) zu richtigen Zeitpunkten und mit erwarteten Inhalten und in richtiger Anzahl beantworten soll, was dann durch die ersten Bewertungsmittel des Watchdog (WDG) wiederum geprüft werden kann.

b zweiter Zeitraum, auch vorgesehener Empfangszeitraum für eine Antwort

(ANS) genannt. Die zeitliche Länge eines zweiten Zeitraums muss größer 0 sein. Die zeitliche Länge des zweiten Zeitraums kann von zweitem Zeitraum zu zweiten Zeitraum variieren.

bl erster Empfangszeitraum für die erste Antwort (ANSI)

b2 zweiter Empfangszeitraum für die zweite Antwort (ANS2)

BW Bewertungssignal

c dritter Zeitraum (c), zu dem keine Bewertung von Antworten (ANS) durch den Watchdog erfolgt. Der dritte Zeitraum überlappt sich zeitlich nicht mit dem ersten Zeitraum (a), zu dem kein Empfang von Antworten (ANS) vorgesehen ist, und mit dem vorgesehenen Empfangszeitraum (b), d. h. dem zweiten Zeitraum, für eine Antwort (ANS) des Prozessors (PC). Die zeitliche Länge eines dritten Zeitraums kann 0 sein. Die zeitliche Länge des dritten Zeitraums kann von drittem Zeitraum zu dritten Zeitraum variieren.

CCNT _B zweiter Zähl wert interner Taktgeber (CTR), der Teil des Watchdog (WDG) ist.

Ergebnisspeicher, der Teil des Watchdog (WDG) ist und aus Ergebnisspeicherzellen besteht. Jede Ergebnisspeicherzelle des Ergebnisspeichers ist mit einer Nummer von 1 bis n durchnummeriert. Das bedeutet, dass jede Ergebnisspeicherzelle zum einen eine reale physikalische Ergebnisspeicherzellenposition und zum anderen eine logische Ergebnisspeicherzellenposition aufweist, die mit der realen nicht identisch sein muss. Der Ergebnisspeicher kann als Schieberegister (SR) ausgeführt sein.

weiterer Ergebnisspeicher, der Teil des Watchdog (WDG) ist und aus weiteren Ergebnisspeicherzellen besteht. Jede weitere Zelle des weiteren Ergebnisspeichers ist mit einer Nummer von 1 bis m durchnummeriert. Das bedeutet, dass jede Zelle des weiteren Ergebnisspeichers zum einen eine reale physikalische weitere Zellenposition und zum anderen eine logische Zellenposition aufweist, die mit der realen nicht identisch sein muss. Der weitere Ergebnisspeicher kann (als weiteres) Schieberegister (SR _B ) ausgeführt sein, erste zwischengespeicherte Information im Ergebnisspeicher (ES) oder im Schieberegister (SR).

j-te zwischengespeicherte Information im Ergebnisspeicher (ES) oder im Schieberegister (SR).

n-te zwischengespeicherte Information im Ergebnisspeicher (ES) oder im Schieberegister (SR).

erste weitere zwischengespeicherte Information im weiteren Ergebnisspeicher (ES _B ) oder im weiteren Schieberegister (SR _B ).

j-te weitere zwischengespeicherte Information im weiteren Ergebnisspeicher (ES _B ) oder im weiteren Schieberegister (SR _B ).

m-te weitere zwischengespeicherte Information im weiteren Ergebnisspeicher (ES _B ) oder im weiteren Schieberegister (SR _B ).

Botschaften, dies das erste Stimulierungsmittel (QSTM) als Teil des Watchdog (WDG) an den Prozessor (PC) sendet, die dieser dann mit Antworten (ANS) in vorgesehenen Zeiträumen (b) und mit erwarteten Inhalten und in richtiger Anzahl beantworten soll, was dann durch den Watchdog (WDG) geprüft werden kann.

Anzahl der zwischengespeicherten Informationen (Infi bis Inf _n ), die der Ergebnisspeicher (ES) bzw. das Schieberegister (SR) enthält.

Zählwert. Er gibt hier beispielhaft die Zahl der als korrekt bewerteten und in dem Ergebnisspeicher abgelegten "korrekf'-Bewertungen an. m Anzahl der (weiteren) zwischengespeicherten Informationen (Inf _1B bis Inf _mB ), die der weitere Ergebnisspeicher (ES _B ) bzw. das weitere Schieberegister (SRB) enthält.

PC Prozessor

Pi erste Ergebnisspeicherposition bzw. erste Schieberegisterposition der ersten

Ergebnisspeicherzelle bzw. der ersten Schieberegisterzelle.

P _j j-te Ergebnisspeicherposition bzw. j-te Schieberegisterposition der j-ten Ergebnisspeicherzelle bzw. der j-ten Schieberegisterzelle.

p _n n-te Ergebnisspeicherposition bzw. n-te Schieberegisterposition der n-ten

Ergebnisspeicherzelle bzw. der n-ten Schieberegisterzelle.

PIB erste Ergebnisspeicherposition bzw. erste Schieberregisterposition der ersten

Ergebnisspeicherzelle des weiteren Ergebnisspeichers bzw. der ersten Schieberegisterzelle des weiteren Schieberegisters.

P _jB j-te Ergebnisspeicherposition bzw. j-te Schieberegisterposition der j-ten Ergebnisspeicherzelle bzw. der j-ten Schieberegisterzelle.

p _mB m-te Ergebnisspeicherposition bzw. m-te Schieberegisterposition der m-ten

Ergebnisspeicherzelle bzw. der m-ten Schieberegisterzelle.

q Anzahl der aufeinanderfolgenden vorbestimmten Empfangszeiträume (b), nach deren Ende der Bewertungsinhalt des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) zumindest in Form der ersten Anteile der in diesem Ergebnisspeicher (ES) bzw. in diesem Schieberegisters (SR) zwischengespeicherten Informationen (Infi bis Inf _n ) auf einen Wert entsprechend "korrekt" bzw. "nicht korrekt" gesetzt wird, was einer Rücksetzoperation des Ergebnisspeichers (ES) bzw. des Schieberegisters (SR) entspricht. Vorzugsweise wird der ganze Ergebnisspeicher (ES) bzw. das ganze Schieberegister (SR) zurückgesetzt.

PI bis P26 zeitliche Zeiträume

QSTM erste Stimulierungsmittel (QSTM) . Die ersten Stimulierungsmittel sind Teil des Watchdog (WDG). Sie senden Botschaften (MSG) vom Watchdog (WDG) an den Prozessor (PC), auf die dieser dann mit Antworten (ANS) zu richtigen Zeitpunkten und mit erwarteten Inhalten und in richtiger Anzahl reagieren soll, was dann durch den Watchdog (WDG) geprüft werden kann.

RES Steuersignal, das den Zustand des Prozessors (PC) verändern kann. Typischerweise handelt es sich um ein Rücksetzsignal, das den Prozessor (PC) zwangsweise in einen vordefinierten Zustand versetzt, oder um eine Interrupt-Signal, das den Prozessor (PC) veranlasst, die aktuelle Programmaus- führung zu unterbrechen und einen vordefinierten Programmabschnitt auszuführen.

System komponenten

Schieberegister, das Teil des Watchdog (WDG) ist und Schieberegisterzellen umfasst. Jede Schieberegisterzelle des Schieberegisters ist mit einer Nu mmer von 1 bis n durchnummeriert. Das bedeutet, dass jede Schieberegisterzelle zum einen eine reale physikalische Schieberegisterzellenposition und zum anderen eine logische Schieberegisterzellenposition aufweist, die mit der realen nicht identisch sein muss. Im Sinne der Erfindung fällt ein Schieberegister unter den Begriff "Ergebnisspeicher" (ES).

weiteres Schieberegister, das Teil des Watchdog (WDG) ist und (weitere) Schieberegisterzellen umfasst. Jede (weitere) Schieberegisterzelle des weiteren Schieberegisters ist mit einer Nummer von 1 bis m durchnummeriert. Das bedeutet, dass jede weitere Schieberegisterzelle zum einen eine reale physikalische (weitere) Schieberegisterzellenposition und zum anderen eine logische (weitere) Schieberegisterzellenposition aufweist, die mit der realen nicht identisch sein muss. Im Sinne der Erfindung fällt ein weiteres Schieberegister unter den Begriff "weitere Ergebnisspeicher" (ES _B ).

zweite Bewertungsmittel, die Teil des Watch-Dogs (WD) sind. Sie bewerten die im Ergebnisspeicher (ES) bzw. im Schieberegister (SR) zwischengespeicherten n Informationen (Infi bis Inf _n ). Hierbei können die zweiten Bewertungsmittel ggf. auch mehr als nur eine Bewertung erzeugen. Es kann beispielsweise die Zahl der "korrekf'-Informationen in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) bzw. in den Schieberegisterzellen des Schieberegisters (SR) festgestellt und mit einem Schwellwert verglichen werden. Liegt die Zahl unter dem Schwellwert, so kann beispielsweise das Steuersignal (RES) oder ein anderes entsprechendes Signal zur Beeinflussung des Prozessors (PC) oder von Teilen desselben oder von sonstigen Systemkomponenten (SC) gesetzt werden. Auch können weitere Signale als Ergebnis weiterer Bewertungen erzeugt werden, denen beispielsweise bestimmte Muster in den Ergebnisspeicherzellen des Ergebnisspeichers (ES) bzw. in den Schieberegisterzellen des Schieberegisters (SR) zu Grunde liegen, weitere zweite Bewertungsmittel, die Teil des Watch-Dogs (WD) sind. Sie bewerten die im weiteren Schieberegister (SR _B ) zwischengespeicherten m weiteren Informationen (Infi _B bis Inf _mB ). Hierbei können die Bewertungsmittel mehr als nur eine Bewertung erzeugen. Es kann beispielsweise die weitere Zahl der "korrekf'-Informationen in den (weiteren) Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) bzw. in den (weiteren) Schieberegisterzellen des weiteren Schieberegisters (SR _B ) festgestellt und mit einem weiteren Schwellwert verglichen werden. Liegt diese weitere Zahl unter diesem weiteren Schwellwert, so kann beispielsweise das Steuersignal (RES) oder ein anderes entsprechendes Signal zur Beeinflussung des Prozessors (PC) oder von Teilen desselben oder von sonstigen Systemkomponenten (SC) gesetzt werden. Auch können weitere Signale als Ergebnis (weiterer) Bewertungen erzeugt werden, denen beispielsweise bestimmte Muster in den (weiteren) Ergebnisspeicherzellen des weiteren Ergebnisspeichers (ES _B ) bzw. (weiteren) Schieberegisterzellen des weiteren Schieberegisters (SR _B ) zu Grunde liegen.

WD Fenstersignal. In den Beispielen soll ein 1-Pegel bedeuten, dass keine Antworten (ANS) erwartet werden und dass Antworten (ANS) des Prozessors (PC) in diesen Zeiträumen mit einem 1-Pegel unabhängig von deren Inhalt als "nicht korrekt" bewertet werden. In einem Zeitraum mit einem O-Pegel des Signals werden Antworten (ANS) vorzugsweise in vorgegebener Anzahl erwartet. Sofern deren Inhalte korrekt sind, also einem vorausbestimmbaren Inhalt entsprechen, werden diese als "korrekt bewertet". Ggf. kann eine abweichende Anzahl von Antworten (ANS) auch zu einer "nicht korrekt" Bewertung führen.

WDG Watchdog

WRN erstes Warnsignal des Watchdog (WDG) an den Prozessor (PC).

WRN2 zweites Warnsignal des Watchdog (WDG) an den Prozessor (PC) .