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Patent Searching and Data


Title:
MIS FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, AND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
Document Type and Number:
WIPO Patent Application WO/2009/101824
Kind Code:
A1
Abstract:
Disclosed is a MISFET or the like wherein the controllable range of the work function can be enlarged when a nitride or silicide of a group IV transition metal is used as a metal gate material. A MISFET (10) has a laminated structure including a gate electrode (11) and a gate insulating film (12). The gate electrode (11) is composed of a conductive film containing a group IV transition metal. At least a side of the gate insulating film (12) which is in contact with the gate electrode (11) is composed of a metal oxide which is not reduced by a group IV transition metal. An interface layer (13) between the gate electrode (11) and the gate insulating film (12) contains a group IV transition metal and oxygen. The conductive film containing a group IV transition metal is, for example, composed of a nitride or oxide of a group IV transition metal. In this connection, all the group IV transition metals are the same as the one contained in the gate electrode (11). Examples of the group IV transition metal may include Ti, Zr and Hf.

Inventors:
MANABE KENZO (JP)
Application Number:
PCT/JP2009/050114
Publication Date:
August 20, 2009
Filing Date:
January 08, 2009
Export Citation:
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Assignee:
NEC CORP (JP)
MANABE KENZO (JP)
International Classes:
H01L21/336; H01L21/28; H01L21/8238; H01L27/092; H01L29/423; H01L29/49; H01L29/78
Foreign References:
JP2004186693A2004-07-02
JP2007012783A2007-01-18
JP2007165872A2007-06-28
JP2007073660A2007-03-22
JP2003273350A2003-09-26
Attorney, Agent or Firm:
TAKAHASHI, Isamu (Minaminihon Bldg.10-7, Higashi Kanda 1-Chom, Chiyoda-ku Tokyo 31, JP)
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Claims:
 ゲート電極及びゲート絶縁膜の積層構造を有するMIS型電界効果トランジスタにおいて、
 前記ゲート電極がIV族遷移金属を含む導電膜からなり、前記ゲート絶縁膜の少なくとも前記ゲート電極に接する側が前記IV族遷移金属によって還元されない金属酸化物からなり、前記ゲート電極と前記ゲート絶縁膜との間の界面層が前記IV族遷移金属及び酸素を含む、
 ことを特徴とするMIS型電界効果トランジスタ。
 前記IV族遷移金属がチタンである、
 ことを特徴とする請求項1記載のMIS型電界効果トランジスタ。
 請求項2記載のMIS型電界効果トランジスタをnチャネルMIS型電界効果トランジスタ及びpチャネルMIS型電界効果トランジスタとして備え、
 前記nチャネルMIS型電界効果トランジスタにおける前記界面層中の酸素組成が前記pチャネルMIS型電界効果トランジスタにおける前記界面層中の酸素組成に比べて低い、
 ことを特徴とする半導体装置。
 前記界面層の組成が(TiN) 1-x (TiO 2 ) x であり、前記nチャネルMIS型電界効果トランジスタにおける前記xが0.5以上かつ0.68以下であり、前記pチャネルMIS型電界効果トランジスタにおける前記xが0.84以上かつ0.97以下である、
 ことを特徴とする請求項3記載の半導体装置。
 前記nチャネルMIS型電界効果トランジスタにおける前記xが0.5以上かつ0.58以下であり、前記pチャネルMIS型電界効果トランジスタにおける前記xが0.92以上かつ0.97以下である、
 ことを特徴とする請求項4記載の半導体装置。
 前記ゲート電極に接する側がジルコニウム及びハフニウムの少なくとも一方を含む、
 ことを特徴とする請求項5記載の半導体装置。
 前記ゲート電極に接する側が酸化ジルコニウム又は酸化ハフニウムである、
 ことを特徴とする請求項6記載の半導体装置。
 ゲート電極及びゲート絶縁膜の積層構造を有するMIS型電界効果トランジスタを製造する方法において、
 半導体基板上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する第一工程と、
 前記ゲート絶縁膜上に、前記IV族遷移金属を含む導電膜からなるゲート電極を形成する第二工程と、
 前記ゲート電極に対して酸素をイオン注入する第三工程と、
 前記ゲート電極と前記ゲート絶縁膜との間に、前記IV族遷移金属及び前記酸素を含む界面層を熱処理によって形成する第四工程と、
 を含むことを特徴とするMIS型電界効果トランジスタの製造方法。
 請求項8記載のMIS型電界効果トランジスタの製造方法を用いた半導体装置の製造方法であって、
 前記第三工程において、前記ゲート電極をnチャネルMIS型電界効果トランジスタを形成する第一領域とpチャネルMIS型電界効果トランジスタを形成する第二領域とに分け、前記第一領域及び前記第二領域のうち少なくとも前記第二領域に対して酸素をイオン注入することにより、前記第一領域中の酸素量を前記第二領域の酸素量よりも少なくする、
 ことを特徴とする半導体装置の製造方法。
 前記第一工程は、半導体基板上にダミーゲート電極を形成する工程と、前記ダミーゲート電極をマスクとして前記半導体基板の表層部に不純物を注入することによりソース及びドレインを形成する工程と、前記不純物を活性化させる熱処理を行う工程と、前記ダミーゲート電極の周囲を埋めるように層間絶縁膜を形成する工程と、前記ダミーゲート電極を除去することにより前記層間絶縁膜に溝を形成する工程と、前記溝内に少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する工程とを含む、
 ことを特徴とする請求項9記載の半導体装置の製造方法。
Description:
MIS型電界効果トランジスタ及び の製造方法並び半導体装置及びその製造方

 本発明は、MIS(Metal Insu1ator Semiconductor)型 界効果トランジスタ及びその製造方法並び 導体装置及びその製造方法に関1する。ここ で、本発明に係る半導体装置は、本発明に係 るMIS型電界効果トランジスタをnチャネルMIS 電界効果トランジスタ及びpチャネルMIS型電 効果トランジスタとして備えたものである 以下、「MIS型電界効果トランジスタ」、「n チャネルMIS型電界効果トランジスタ」及び「 pチャネルMIS型電界効果トランジスタ」を、 れぞれ「MISFET(MIS Field Effect Transistor)」、「 nMIS」及び「pMIS」と略称する。

 半導体装置の集積密度を向上させて半導 装置の性能を向上させるために、半導体装 の構成要素であるMISFETの微細化が進んでい 。しかし、MISFETを微細化すると、短チャネ 効果の影響が大きくなるため、その抑制が 要な課題となっている。短チャネル効果を 制する方法として、いわゆるスケーリング に従った方法がいくつか提案されている。

 その一つにゲート絶縁膜の薄膜化がある この方法は、ゲート絶縁膜を薄くすること より、ゲート絶縁膜への印加電圧に起因し Si基板中に形成される空乏層の制御を容易 し、その結果、短チャネル効果を抑制する のである。しかし、不純物をドーピングし ポリシリコンでMISFETのゲート電極を形成す 場合は、ゲート絶縁膜の薄膜化に起因して 対的にゲート電極にかかる電場が強くなる で、ゲート電極中にも空乏層が形成される とになる。この結果、ゲート絶縁膜が実質 に厚くなってしまう。

 このゲート電極の空乏化の問題を解決す ために、ゲート電極を金属材料で形成する とが提案されている。金属材料で形成され メタルゲート電極には、前述のゲート電極 空乏化を抑制できるばかりか、ゲート電極 抵抗を低減できるとともにボロンの突き抜 を抑制できるという利点がある。このため MISFETの開発初期には、Al、W、WTiなどの金属 らなるメタルゲート電極や、これらの金属 窒化物等からなるメタルゲート電極が使用 れていた(例えば特許文献1~3参照)。

 一方、メタルゲート電極には次のような 題点がある。例えば、Alをメタルゲート電 に用いた場合は、Alの融点が約660℃と低いた め、ソース及びドレインを活性化するための 400℃以上の熱処理を行うと、メタルゲート電 極が断線したりAl原子が周辺領域へ拡散した する。また、Wは酸化によりその特性が変化 してしまう。更に、W及びWTiは、酸洗浄を行 と溶解してしまう、すなわち耐洗浄性が低 。

 そこで、IV族遷移金属の窒化物や珪化物 、次の理由によりメタルゲート材料として 目されている。1.化学的に安定かつ高い融点 を有する。2.電気伝導性が良好である。3.HfSiO などの有望なhigh-kゲート絶縁膜上で、高い耐 熱性を持つ。

 しかし、IV族遷移金属の窒化物や珪化物 仕事関数はSiミッドギャップ付近であること により、低しきい電圧のnMIS及びpMISを得るた にその仕事関数を制御する必要がある。例 ば、非特許文献1では、TiN膜をnMIS及びpMISの ート電極として成膜した後に、nMISのゲート 電極にのみに窒素をイオン注入することによ り仕事関数を制御する技術が、開示されてい る。

特開2001-203276号公報

特開2006-024594号公報

特開2006-108602号公報 International ElectronDevices Meeting 1999 Technic al Digest pp.253-256(1999)

 しかしながら、非特許文献1に記載の技術 では、仕事関数の制御幅が±0.1eV程度と小さ ため、その用途が低消費電力CMIS(Complementary  MIS)に限られる。これに加え、絶縁膜中への 素混入による信頼性劣化も懸念される。

 そこで、本発明の目的は、IV族遷移金属 窒化物や珪化物をメタルゲート材料に用い 場合に、その仕事関数の制御幅を拡大でき MISFET等を提供することを目的とする。

 本発明に係るMISFETは、ゲート電極及びゲ ト絶縁膜の積層構造を有するMISFETにおいて 前記ゲート電極がIV族遷移金属を含む導電 からなり、前記ゲート絶縁膜の少なくとも 記ゲート電極に接する側が前記IV族遷移金属 によって還元されない金属酸化物からなり、 前記ゲート電極と前記ゲート絶縁膜との間の 界面層が前記IV族遷移金属及び酸素を含む、 とを特徴とする。

 本発明に係る半導体装置は、本発明に係 MISFETをnMIS及びpMISとして備え、前記nMISにお る前記界面層中の酸素組成が前記pMISにおけ る前記界面層中の酸素組成に比べて低い、こ とを特徴とする。

 本発明に係るMISFETの製造方法は、ゲート 極及びゲート絶縁膜の積層構造を有するMISF ETを製造する方法において、半導体基板上に なくとも上面がIV族遷移金属によって還元 れない金属酸化物からなるゲート絶縁膜を 成する第一工程と、前記ゲート絶縁膜上に 記IV族遷移金属を含む導電膜からなるゲート 電極を形成する第二工程と、前記ゲート電極 に対して酸素をイオン注入する第三工程と、 前記ゲート電極と前記ゲート絶縁膜との間に 前記IV族遷移金属及び前記酸素を含む界面層 熱処理によって形成する第四工程と、を含 ことを特徴とする。

 本発明に係る半導体装置の製造方法は、 発明に係るMISFETの製造方法を用いた半導体 置の製造方法であって、前記第三工程にお て、前記ゲート電極をnMISを形成する第一領 域とpMISを形成する第二領域とに分け、前記 一領域及び前記第二領域のうち少なくとも 記第二領域に対して酸素をイオン注入する とにより、前記第一領域中の酸素量を前記 二領域の酸素量よりも少なくする、ことを 徴とする。

 本発明によれば、ゲート絶縁膜のゲート 極に接する側をIV族遷移金属によって還元 れない金属酸化物とし、ゲート電極とゲー 絶縁膜との間の界面層をIV族遷移金属及び酸 素を含む構成としたことにより、IV族遷移金 を含む導電膜からなるゲート電極を用いて 、界面層の酸素組成を変えることによりゲ ト電極の仕事関数を自在に制御できるので 当該仕事関数の制御幅を拡大できる。

 以下、本発明の実施形態を図に基づいて詳 に説明する。
 図1(a)は本発明の第一実施形態に係るMISFETを 示す断面図であり、図1(b)は本発明の第二実 形態に係るMISFETを示す断面図である。以下 この図面に基づき説明する。

 第一実施形態のMISFET10は、ゲート電極11及 びゲート絶縁膜12の積層構造を有する。ゲー 電極11は、IV族遷移金属を含む導電膜からな る。ゲート絶縁膜12の少なくともゲート電極1 1に接する側は、IV族遷移金属によって還元さ れない金属酸化物からなる。ゲート電極11と ート絶縁膜12との間の界面層13は、IV族遷移 属及び酸素を含む。IV族遷移金属を含む導 膜とは、例えばIV族遷移金属の窒化物や酸化 物である。ここで言うIV族遷移金属は、全て ート電極11に含まれるものと同じである。 た、IV族遷移金属は、Ti、Zr、Hfなどである。 なお、図1(a)では、半導体基板14上のゲート電 極11及びゲート絶縁膜12の積層構造のみを示 、ソース、ドレイン等は省略している。

 MISFET10の具体例を述べる。ゲート電極11はTiN である。このTiNは、Tiが例えば40~60at%例えば50 at%であり、残りがNである。界面層13は(TiN) 1-x (TiO 2 ) x である。ゲート絶縁膜12は膜厚が3.0nmのHfO 2 である。半導体基板14はSiである。

 MISFET10の製造方法は、次の工程を含む。 一工程:半導体基板14上に、少なくとも上面 IV族遷移金属によって還元されない金属酸化 物からなるゲート絶縁膜12を形成する。第二 程:ゲート絶縁膜12上に、IV族遷移金属を含 導電膜からなるゲート電極11を形成する。第 三工程:ゲート電極11に対して酸素をイオン注 入する。第四工程:ゲート電極11とゲート絶縁 膜12との間に、IV族遷移金属及び酸素を含む 面層13を熱処理によって形成する。例えば、 第一工程は図4(a)(b)に相当し、第二工程は図4( c)に相当し、第三工程は図4(d)に相当し、第四 工程は図4(e)に相当する。

 第二実施形態のMISFET20は、ゲート電極11及 びゲート絶縁膜22の積層構造を有する。ゲー 電極11は、IV族遷移金属を含む導電膜からな る。ゲート絶縁膜22の少なくともゲート電極1 1に接する側は、IV族遷移金属によって還元さ れない金属酸化物からなる。ゲート電極11と ート絶縁膜22との間の界面層13は、IV族遷移 属及び酸素を含む。IV族遷移金属を含む導 膜とは、例えばIV族遷移金属の窒化物や酸化 物である。ここで言うIV族遷移金属は、全て ート電極11に含まれるものと同じである。 た、IV族遷移金属は、Ti、Zr、Hfなどである。 なお、図1(b)では、半導体基板14上のゲート電 極11及びゲート絶縁膜22の積層構造のみを示 、ソース、ドレイン等は省略している。

 MISFET20の具体例を述べる。ゲート電極11はTiN である。このTiNは、Tiが例えば40~60at%例えば50 at%であり、残りがNである。界面層13は(TiN) 1-x (TiO 2 ) x である。ゲート絶縁膜22は、膜厚が0.5nmのHfO 2 層221と、膜厚が3.0nmの下地Hfシリケート層222 、膜厚が0.5nmのSiO 2 層223との積層膜である。HfO 2 層221がゲート電極11に接する側である。半導 基板14はSiである。MISFET20の製造方法は、前 したMISFET10の製造方法に準ずる。

 図2は、第一及び第二実施形態における界面 層((TiN) 1-x (TiO 2 ) x )の組成xとゲート電極の実効仕事関数との関 を示すグラフである。以下、図1及び図2に づき説明する。

 本発明者等は、前述の課題を解決するた に鋭意実験研究を重ね、IV族遷移金属を主 分として含む導電膜により形成されるゲー 電極11の実効的な仕事関数がゲート電極11と ート絶縁膜12との間に存在する界面層13によ って決定されていることを、以下のような実 験に基づいて見出した。これにより、nMISの ート電極11とpMISのゲート電極11とを、作り分 けることができることを確認した。

 本実験では、図1(a)に示すゲート電極11及び ート絶縁膜12の積層構造として、TiN/HfO 2 積層構造を用いた。そして、界面層13の形成 制御するために、TiNの上からイオン注入法 用いて酸素を注入した。すなわち、界面層1 3は、イオン注入法によってTiN/HfO 2 界面に形成された。

 図2は、界面層13((TiN) 1-x (TiO 2 ) x )の組成xをX軸とし、ゲート電極11の実効仕事 数をY軸として、これらの関係を表している 。図2に明らかなように、ゲート電極11の仕事 関数は、組成xの増大に伴いすなわちその酸 組成の増加に伴い増大する。

 このため、界面層13においてnMISの酸素組 をpMISの酸素組成に比べて低くすれば、基本 的に同じ材質のゲート電極11を用いてnMIS及び pMISのそれぞれに適した実効仕事関数を実現 きる。その結果、低コストに半導体装置を 造できる。また、界面層13は高い耐熱性を持 つため、汎用のメタルゲートトランジスタで はできなかったゲート電極形成後の高熱処理 が可能となる。このことにより、トランジス タ形成の際セルフアラインプロセスを用いる ことができるため、微細かつ高速なトランジ スタが実現できる。

 また、図2に示すように、nMISにおける界面 13の組成を(TiN) 1-x (TiO 2 ) x と表した場合、xを0.5以上かつ0.68以下とする 、ゲート電極11の実効的な仕事関数はnMISに した4~4.4eV程度になる。よって、化学的に安 定なIV族遷移金属を主成分として含む導電膜 用いて、nMISを実現できる。更に、xを0.5以 かつ0.58以下とすると、ゲート電極11の実効 な仕事関数は4~4.2eV程度になる。その結果、 いしきい値電圧を持つnMISを実現できるので 、トランジスタをより高速化できる。

 一方、図2に示すように、pMISにおける界面 13の組成を(TiN) 1-x (TiO 2 ) x と表した場合、xを0.84以上かつ0.97以下にする と、ゲート電極11の実効的な仕事関数はpMISに 適した4.7~5.1eV程度になる。よって、化学的に 安定なIV族遷移金属を主成分として含む導電 を用いて、pMISを実現できる。更に、xを0.92 上かつ0.97以下にすると、ゲート電極11の実 的な仕事関数は4.9~5.1eV程度になる。その結 、低いしきい値電圧を持つpMISを実現できる ので、トランジスタをより高速化できる。

 以上の結果は、ゲート絶縁膜12の表面がゲ ト電極11によって還元されないことに起因す る。そのため、ゲート絶縁膜12の代わりに図1 (b)に示すゲート絶縁膜22、すなわち上面が膜 0.5nm程度のHfO 2 層221に覆われたシリケート層222及びSiO 2 層223の積層構造を用いてもよい。すなわち、 図1(b)のMISFET20の構成でも、同様の実験結果が 得られた。また、ゲート電極11として他のIV 遷移金属の窒化物や酸化物を用いた場合で 、同様な効果が得られる。

 また、セルフアラインプロセスで微細CMIS を作製する場合、ゲート電極11を形成後に1000 ℃程度の熱処理が必要になることから、ゲー ト絶縁膜12がジルコニウム又はハフニウムを むことが好ましい。その理由は、ジルコニ ム又はハフニウムを含むゲート絶縁膜12が 熱性に優れるからである。更に、ゲート絶 膜12が酸化ジルコニウム又は酸化ハフニウム であれば、特にnMISにおける界面層13中の酸素 組成の増加を効果的に抑制できる。その結果 、低いしきい値電圧のnMISを実現できるので トランジスタをより高速化できる。

 図3は、本発明の第三実施形態に係る半導 体装置を示す断面図である。以下、この図面 に基づき説明する。

 本実施形態の半導体装置30においては、シ コン基板31の表層部に素子分離領域32が選択 に形成されている。素子分離領域32にはSiO 2 等の絶縁膜が埋め込まれており、複数の素子 分離領域32の相互間がnMIS形成領域41及びpMIS形 成領域42となっている。素子分離領域32の深 は例えば100~500nmであり、複数の素子分離領 32相互の距離は例えば0.05~10μmである。

 シリコン基板31の表層部におけるnMIS形成領 41及びpMIS形成領域42には、それぞれ一対の 散領域38が形成されている。拡散領域38は、 リコン基板31に不純物イオンを注入するこ により形成された領域であり、素子分離領 32に隣接するように形成されている。拡散領 域38の寸法の一例を述べれば、幅が0.1~10μm例 ば0.2μmであり、深さが50~500nm例えば100nmであ り、不純物濃度が10 19 ~10 21 cm -3 である。

 拡散領域38に隣接し素子分離領域32とともに 拡散領域38を挟むように、エクステンション 域36が形成されている。エクステンション 域36も、シリコン基板31に不純物をイオン注 することにより形成された領域である。エ ステンション領域36の不純物濃度は、拡散 域38と同等か又は拡散領域38よりも低くなっ いる。エクステンション領域36の寸法の一 を述べれば、幅が60nmであり、深さが5~200nmで あり、不純物濃度が10 19 ~10 21 cm -3 である。

 シリコン基板31上のnMIS形成領域41及びpMIS形 領域42には、ゲート絶縁膜33が形成されてい る。ゲート絶縁膜33は、例えばHfO 2 である。

 ゲート絶縁膜33上には、メタルゲート電 であるゲート電極34a,34bが形成されている。 ート電極34a,34bの厚さは、例えば20~200nmであ 、例えば50~100nmである。ゲート電極34a,34bは 例えばTiNである。

 ゲート電極34aとゲート絶縁膜33との間、 びゲート電極34bとゲート絶縁膜33との間には 、それぞれIV族遷移金属及び酸素を含む界面 39a,39bが形成されている。界面層39a,39b中のIV 族遷移金属は、ゲート電極34a,34bに含まれる のと同じである。ゲート電極34a下の界面層39 a中における酸素量は、ゲート電極34b下の界 層39b中における酸素量に比べて低い。その 果、ゲート電極34aの仕事関数はnMISのゲート 極材料に適した4.0~4.4eVとなっており、ゲー 電極43bの仕事関数はpMISのゲート電極材料に 適した4.7~5.1eVとなっている。なお、界面層39a ,39bについては、薄いためにその厚みの図示 省略しているが、その具体的な構造は図1に ける界面層13と同様である。

 ゲート電極34a,34bの周囲には、それぞれ側壁 37が形成されている。側壁37は、例えばシリ ン窒化膜によって形成されている。ゲート 極34a,34b及び側壁37の周囲を埋めるように、Si O 2 、BPSG(Borophosphosilicate Glass)、SiN又は低誘電率 からなる層間絶縁膜(図示せず)形成されて る。煩雑化を避けるために図示しなかった 間絶縁膜は、図6(a)における層間絶縁膜59と 様のものである。ゲート電極34a,34bの上面は 層間絶縁膜の上面において露出している。

 このような構成により、nMIS形成領域41で 、シリコン基板31、一対の拡散領域38、一対 のエクステンション領域36、ゲート絶縁膜33 界面層39a、ゲート電極34a及び側壁37から、nMI S43が形成されている。一対の拡散領域38はそ ぞれソース及びドレインとなっており、ソ ス及びドレインの間がチャネル領域となっ いる。同様に、pMIS形成領域42では、シリコ 基板31、一対の拡散領域38、一対のエクステ ンション領域36、ゲート絶縁膜33、界面層39b ゲート電極34b及び側壁37から、pMIS44が形成さ れている。

 nMIS形成領域41において、ゲート電極34aに 圧が印加されると、ゲート絶縁膜33を介し チャネル領域に電界が印加され、チャネル 域のキャリア濃度が変化する。これにより ソース・ドレイン間を流れる電流が変化す 。同様に、pMIS形成領域42において、ゲート 極34bに電圧が印加されると、ソース・ドレ ン間を流れる電流が変化する。

 次に、本実施形態の半導体装置30につい 、更に詳しく説明する。

 半導体装置30は、nMIS43及びpMIS44を有する nMIS43のゲート電極34a及びpMIS44のゲート電極34 bは、それぞれIV族遷移金属を主成分として含 む導電膜からなる。ゲート絶縁膜33の少なく も表面は、IV族遷移金属によって還元され い金属酸化物からなる。ゲート電極34a下の 面層39a及びゲート電極34b下の界面層39bは、 れぞれゲート電極34a,34bに含まれるIV族遷移 属及び酸素を含む。界面層39a中の酸素組成 、界面層39b中の酸素組成に比べて低い。

 IV族遷移金属を主成分として含む導電膜 仕事関数は、その酸素組成の増加に伴い増 する(図2参照)。そのため、界面層39a,39bの存 により、ゲート電極34a,34bの実効的な仕事関 数は、nMIS43で4~4.4eV程度になり、pMIS44で4.7~5eV 度になる。また、ゲート絶縁膜33の表面を IV族遷移金属によって還元されない金属酸化 物とすることによって、特にnMIS44における界 面層39a中の酸素組成の増加を抑制できる。そ の結果、低いしきい値電圧のnMIS44を実現でき るので、トランジスタを高速化できる。

 また、これらの界面層39a,39bは高い耐熱性 を持つため、汎用のメタルゲートトランジス タでは行えなかったゲート電極34a,34b形成後 高熱処理を行える。このことにより、トラ ジスタ形成の際にセルフアラインプロセス 用いることができるため、微細かつ高速な ランジスタが実現できる。更に、nMIS43及びpM IS44のゲート電極34a,34bが基本的に同じ材質で るので、低コストで半導体装置30を製造で る。

 特に、ゲート電極34a,34bを構成するIV族遷 金属がチタンである場合、加工が容易なた 微細なトランジスタが実現でき、これによ 製造コストの低減や歩留まりの向上が実現 きる。

 また、ゲート電極34a,34bを構成するIV族遷移 属が窒化チタン(TiN)である場合、nMIS42のゲ ト電極34aとゲート絶縁膜33との間に存在する 界面層39aの組成を(TiN) 1-x (TiO 2 ) x と表す。このとき、xが0.5以上かつ0.68以下で れば、ゲート電極34aの実効的な仕事関数がn MIS43に適した4~4.4eV程度になる。よって、化学 的に安定なIV族遷移金属を主成分として含む 電膜を用いて、nMIS43を実現できる。更に、x が0.5以上かつ0.58以下であれば、ゲート電極34 aの実効的な仕事関数が4~4.2eV程度になる。そ 結果、低いしきい値電圧を持つnMIS43を実現 きるので、トランジスタを高速化できる。

 一方、pMIS44のゲート電極34bとゲート絶縁膜3 3との間に存在する界面層39bの組成を(TiN) 1-x (TiO 2 ) x と表す。このとき、xが0.84以上かつ0.97以下で あれば、ゲート電極34bの実効的な仕事関数が pMIS44に適した4.7~5.1eV程度になる。よって、化 学的に安定なIV族遷移金属を主成分として含 導電膜を用いて、pMIS44を実現できる。更に xが0.92以上かつ0.97以下であれば、ゲート電 34bの実効的な仕事関数が4.9~5.1eV程度になる その結果、低いしきい値電圧を持つpMIS44を 現できるので、トランジスタを高速化でき 。

 また、ゲート絶縁膜33の表面は、はジル ニウム又はハフニウムの少なくとも一方を むことが好ましい。ゲート絶縁膜33がジルコ ニウム又はハフニウムを含むことによって、 ゲート絶縁膜33の安定性が高まるため歩留ま が向上する。特に、ゲート絶縁膜33の表面 酸化ジルコニウム又は酸化ハフニウムであ ことが好ましい。その理由は、nMIS43におけ 界面層39a中の酸素組成の増加を抑制できる らである。その結果、低いしきい値電圧のnM IS43を実現できるので、トランジスタを高速 できる。

 以上詳述したように、半導体装置30によ ば次の効果を奏する。

 半導体装置30では、ゲート電極34a,34bによ て還元されることのないゲート絶縁膜33とIV 族遷移金属を含むゲート電極34a,34bとが、IV族 遷移金属及び酸素を含む界面層39a,39bを介し 接している。そして、nMIS43のゲート電極34a ゲート絶縁膜33との間に存在する界面層39a中 の酸素組成は、pMIS44のゲート電極34bとゲート 絶縁膜33との間に存在する界面層39b中の酸素 成に比べ低くなっている。

 このような構成をとることにより、nMIS43 おける界面層39a中の酸素組成の増加を抑制 きるので、4.0eV程度の仕事関数を実現でき 。その結果、低いしきい値電圧のnMIS43を実 できるので、nチャネル型トランジスタを高 化できる。

 また、pMIS44の界面層39bはnMIS43中の界面層3 9aに比べ酸素を多く含むため、ゲート電極34b 仕事関数が5eV程度となるので、pMIS44の高速 作を実現できる。更に、nMIS43とpMIS44とで基 的に同じ材質のゲート電極34a,34bを用いて各 MISFETに適した実効仕事関数を実現できるので 、低コストに半導体装置30を製造できる。こ らのメタルゲート電極であるゲート電極34a, 34bは、ゲート電極空乏化が起こらないため、 ゲート長が0.1μm以下の半導体装置30の高速化 適している。

 図4及び図5は、本発明の第四実施形態に る半導体装置の製造方法を示す断面図であ 。以下、これらの図面に基づき説明する。

 図4(a)乃至図5(g)は、本実施形態に係る半 体装置の製造方法をその工程順に示す断面 である。まず、図4(a)に示すように、シリコ 基板31の表層部に絶縁膜を選択的に埋め込 、素子分離領域32を形成する。素子分離領域 32は、例えばLOCOS(Local Oxidation of Si1icon)法又 STI(Shallow Trench Isolation)法を用いて形成する 。

 続いて、図4(b)に示すように、スパッタリン グ法又はCVD(Chemical Vapor Deposition)法等の方法 用いて、HfO 2 膜からなるゲート絶縁膜33を成膜する。その 厚は例えば3nm程度である。続いて、図4(c)に 示すように、スパッタリング法又はCVD法等の 方法を用いて、TiN膜からなるゲート電極34を 膜する。その膜厚は例えば20~200nmである。

 続いて、図4(d)に示すように、nMIS形成領域41 のゲート電極34の表面をフォトレジストなど マスク35で覆い、pMIS形成領域42のゲート電 34の表面からイオン注入法により酸素を添加 する。イオン注入のドーズ量は、典型的には 1×10 15 ~1×10 16 cm -2 である。このとき、ドーズ量を制御すること によって、後の工程で形成される界面層39a,39 b(図5(e)参照)の組成を制御できる。

 一般に、ゲート絶縁膜33の表面には、製 工程中に自然に形成された僅かな酸化膜が 存している。そのため、nMIS形成領域41のゲ ト電極34とゲート絶縁膜33との界面にも僅か 酸素が存在する。したがって、その酸素を 用することにより、nMIS形成領域41のゲート 極34に対する酸素のイオン注入を省略する とができる。もちろん、nMIS形成領域41のゲ ト電極34に酸素をイオン注入する工程を加え てもよい。ただし、nMIS形成領域41のゲート電 極34に添加される酸素量は、pMIS形成領域42の ート電極34に添加される酸素量よりも少な する。以下、ゲート電極34は、nMIS形成領域41 のゲート電極34aとpMIS形成領域42のゲート電極 34bとで区別して表記する。

 続いて、図5(e)に示すように、ゲート絶縁 膜33とゲート電極34a,34bとの界面に、熱処理を 用いてそれぞれ界面層39a,39bを形成する。界 層39a,39bは、ゲート電極34a,34bに含まれるIV族 移金属(Ti)及び酸素を含み、シリコンを含ま ない

 これにより、nMIS形成領域41においては、 面層39aが形成される。このとき、ゲート絶 膜33はゲート電極34aによって還元されない め、界面層39a中の酸素組成が熱処理によっ 増加することを抑制できる。その結果、ゲ ト電極34aの仕事関数は、nMISのゲート電極材 に適した4.0eVとなる。

 一方、pMIS形成領域42においては、ゲート 極34b中に添加された酸素がゲート電極34bと ート絶縁膜33との界面に拡散することによ 、界面層39bが形成される。界面層39bは、ゲ ト電極34bに含まれるIV族遷移金属(Ti)及び酸 を含む。界面層39b中の酸素量は、界面層39a 酸素量に比べて多い。そのため、ゲート電 34bの仕事関数は、ゲート電極34aの仕事関数 りも1eV程度高くなっており、例えば5.1eVであ るので、pMISのゲート電極材料に適している

 続いて、図5(f)に示すように、ゲート電極 34a,34bを所定の形状にパターニングする。こ により、ゲート電極34a,34bは、MIS形成領域41 びpMIS形成領域42において最終的な形状にな 。

 続いて、nMIS形成領域41に対して、ゲート電 34aをマスクとして、セルフアライン的にAs イオン注入を行う。これにより、シリコン 板31の上層部に、注入領域38’が形成される このとき、イオン注入量は、例えば1×10 14 ~1×10 15 cm -2 であり、例えば5×10 14 cm -2 である。加速電圧は例えば2kVである。なお、 注入領域38’の一部は、後述する熱処理を施 ことによって、nMIS形成領域41におけるエク テンション領域36(図5(g)参照)になる。

 続いて、pMIS形成領域42に対して、ゲート電 34bをマスクとして、セルフアライン的にBF 2 のイオン注入を行う。これにより、シリコン 基板31の上層部に、注入領域38’が形成され 。このとき、イオン注入量は、例えば1×10 14 ~1×10 15 cm -2 であり、例えば5×10 14 cm -2 である。加速電圧は例えば2.5kVである。なお 注入領域38’の一部は、後述する熱処理を すことによって、pMIS形成領域42におけるエ ステンション領域36(図5(g)参照)になる。

 続いて、図5(g)に示すように、ゲート電極 34a,34bの周囲にシリコン窒化膜を堆積し、エ チバック法によってゲート電極34a,34bの側壁3 7を形成する。

 続いて、nMIS形成領域41に対して、セルフア イン的にAs又はPのイオン注入を行う。イオ 注入量は例えば5×10 14 ~2×10 16 cm -2 である。例えば、Asをイオン注入する場合は イオン注入量が4×10 15 cm -2 であり、加速電圧が8kVである。Pをイオン注 する場合は、イオン注入量が1×10 15 cm -2 であり、加速電圧が10kVである。また、pMIS形 領域42に対して、セルフアライン的にBのイ ン注入を行う。このとき、イオン注入量は 例えば5×10 14 ~2×10 16 cm -2 であり、例えば3×10 15 cm -2 である。加速電圧は2kVである。

 続いて、不純物活性化のための急速加熱 理(RTA:Rapid Thermal Annealing)を施すことにより 、ソース及びドレイン領域となる深い拡散領 域38を形成するとともに、エクステンション 域36を形成する。急速加熱処理の温度は例 ば900~1100℃であり、急速加熱処理の時問は例 えば20秒以下である。

 最後に、ゲート電極34a,34b及び側壁37の周囲 埋めるように、SiO 2 ,BPSG、SiN又は低誘電率膜からなる層問絶縁膜( 図示せず)を堆積する。煩雑化を避けるため 図示しなかった層間絶縁膜は、図6(a)におけ 層間絶縁膜59と同様のものである。これに り、本実施形態の半導体装置30が完成する。 半導体装置30は図3の構成と同じである。

 本実施形態では、ゲート電極34a,34bによって 還元されないHfO 2 をゲート絶縁膜33として用いているため、nMIS 形成領域41における界面層39a中の酸素組成が 処理中に増加することを抑制できる。その 果、ゲート電極34aの仕事関数がnMISのゲート 電極材料に適した4.0eVとなるため、低いしき 値電圧のnMISを実現でき、これによりトラン ジスタを高速化できる。また、pMIS形成領域42 の界面層39b中の酸素量は、nMIS形成領域41の界 面層39aの酸素量に比べて多い。そのため、ゲ ート電極34bの仕事関数は、ゲート電極34aの仕 事関数よりも1eV程度高く、例えば5.1eVである で、pMISのゲート電極材料に適している。

 なお、ゲート電極34a,34bを形成するTiN膜の 膜厚が例えば5nm以上であれば、TiN膜上に他の 金属膜を積層しても、ゲート電極34a,34bの仕 関数は変化しない。したがって、TiN膜より 低抵抗のゲート金属膜を、TiN膜上に積層す ことにより、ゲート電極34a,34bの抵抗値を低 することができる。

 また、ゲート電極34a,34bを形成する材料と して、本実施形態ではTiNを使用する例を示し たが、IV族遷移金属を主成分として含む導電 になるならば、どのような材料を使用して よい。

 次に、本実施形態の半導体装置の製造方 について総括する。本実施形態の半導体装 の製造方法は、次の工程を含む。

 1.半導体基板であるシリコン基板31上にお けるnMIS形成領域41及びpMIS形成領域42に、最表 面がIV族遷移金属によっては還元されない金 酸化物からなる少なくとも一層以上の積層 縁膜からなるゲート絶縁膜33を形成する工 (図4(a)(b))。2.nMIS形成領域41及びpMIS形成領域42 に、IV族遷移金属を主成分として含む導電膜 らなるゲート電極34を形成する工程(図4(c)) 3.pMIS形成領域42のゲート電極34に対して、選 的に酸素をイオン注入する工程(図4(d))。4. 処理によって、nMIS形成領域41のゲート電極34 aとゲート絶縁膜33との間、及びpMIS形成領域42 のゲート電極34bとゲート絶縁膜33との間に、 れぞれ界面層39a,39bを形成する工程(図4(e))。 5.ゲート電極34a及びゲート電極34bをマスクと 、シリコン基板31の表層部に不純物を注入 ることにより、それぞれのソース及びドレ ンを形成する工程(図4(f)(g))。

 換言すると、本実施形態の半導体装置の 造方法は、次の工程を含むことを特徴とす 。第一工程:半導体基板であるシリコン基板 31上に、少なくとも上面がIV族遷移金属によ て還元されない金属酸化物からなるゲート 縁膜33を形成する(図4(a)(b))。第二工程:ゲー 絶縁膜33上に、IV族遷移金属を含む導電膜か なるゲート電極34を形成する(図4(c))。第三 程:ゲート電極34に対して酸素をイオン注入 る(図4(d))。第四工程:ゲート電極34a,34bとゲー ト絶縁膜33との間に、IV族遷移金属及び酸素 含む界面層39a,39bを熱処理によって形成する( 図4(e))。

 これに加え、第三工程において、ゲート 極34を、nMIS形成領域41のゲート電極34a(第一 域)と、pMIS形成領域42のゲート電極34b(第二 域)とに分ける。そして、ゲート電極34a,34bの うち少なくともゲート電極34bに対して、酸素 をイオン注入することにより、ゲート電極34a 中の酸素量をゲート電極34b中の酸素量よりも 少なくする。

 本実施形態の製造方法では、デュアルメ ルプロセスと異なり電極の剥離を行うこと く、nMIS及びpMISのゲート電極34a,34bをレジス マスクとイオン注入で形成できるため、ゲ ト絶縁膜33の品質が劣化することがない。 た、ゲート絶縁膜33の最表面層は、酸化ジル コニウム又は酸化ハフニウムであることが好 ましい。この場合は、特にnMISにおける界面 39a中の酸素組成の増加を抑制できる。その 果、低いしきい値電圧のnMISを実現できるの 、トランジスタを高速化できる。なお、そ 他の作用及び効果は、第三実施形態で述べ 内容と同じである。

 図6乃至図9は、本発明の第五実施形態に る半導体装置の製造方法を示す断面図であ 。以下、これらの図面に基づき説明する。

 図6(a)乃至図9(h)は、本実施形態に係る半導 装置の製造方法をその工程順に示す断面図 ある。本実施形態が前述の第四実施形態と なる点は、あらかじめダミーゲート電極を 製し、ソース及びドレインに注入した不純 の活性化が終了した後に、ダミーゲート電 を取り除き、メタルゲート電極を作製する にある。この方法によれば、比較的低い耐 性を有するHfO 2 膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶 膜として使用することができる。また、ゲ ト電極の抵抗を低減するために、Al等の低融 点金属を使用することも可能となる。また、 ゲート絶縁膜として図1(b)に示した膜厚0.5nm程 度のHfO 2 で覆われたシリケート層/SiO 2 積層構造を用いている。この積層構造を用い ると、トランジスタの移動度を高く保つこと ができる。以下、工程順に説明する。

 まず、図6(a)に示すように、前述の第四実 施形態と同様に、シリコン基板31の表層に素 分離領域32を選択的に形成する。続いて、 の工程において除去されるダミーゲート絶 膜53として、膜厚が例えば2~6nm程度のシリコ 酸化膜を形成する。

 続いて、膜厚が例えば約150nmであるポリ リコン膜56及び膜厚が例えば約50nmであるシ コン窒化膜57を順次形成し、ポリシリコン膜 56及びシリコン窒化膜57からなる積層膜を形 する。続いて、この積層膜を電極形状にパ ーニングすることにより、後の工程におい 除去されるダミーゲート電極54を形成する。

 続いて、nMIS形成領域41及びpMIS形成領域42 おいて、それぞれダミーゲート電極54をマ クとして、イオン注入技術によりソース及 ドレインの不純物拡散層となるエクステン ョン領域36を形成する。そして、前述の第四 実施形態と同様な条件を用いて、不純物を活 性化させるための熱処理を行う。

 続いて、シリコン窒化膜をCVD技術を用い 成膜し、このシリコン窒化膜をRIE技術を用 て選択的に除去することにより、ダミーゲ ト電極54の側方に側壁37を形成する。側壁37 、シリコン窒化膜からなり、幅が20~40nm程度 である。

 続いて、nMIS形成領域41及びpMIS形成領域42 おいて、それぞれダミーゲート電極54及び 壁37をマスクとして、イオン注入技術により ソース及びドレインの高濃度不純物拡散層と なる拡散領域38を形成する。そして、前述の 四実施形態と同様な条件を用いて、不純物 活性化させるための熱処理を行う。

 続いて、サリサイドプロセス技術により ダミーゲート電極54及び側壁37をマスクとし て、ソース及びドレイン領域のみに膜厚が例 えば約40nmのシリサイド膜(図示せず)を形成す る。続いて、例えばシリコン酸化膜をCVD法に より堆積し、層間絶縁膜59を形成する。ここ での工程は、図4(a)乃至図5(g)の工程に類似 る。

 続いて、図6(b)に示すように、層間絶縁膜 59の表面をCMP(Chemical Mechanical Polishing)技術に り平坦化することにより、ダミーゲート電 54の表面すなわちシリコン窒化膜57の表面を 露出させる。続いて、例えば燐酸を使用して 、ダミーゲート電極54上部のシリコン窒化膜5 7を層間絶縁膜59に対して選択的に除去する。 これにより、ポリシリコン膜56が露出する。 いて、フッ素等のラジカルを使用するエッ ング技術により、ポリシリコン膜56を層問 縁膜59及び側壁37に対して選択的に除去する

 続いて、図7(c)に示すように、希フッ酸等 のウェットエッチングを用いて、シリコン酸 化膜からなるダミーゲート絶縁膜53を除去す ことにより、溝58を形成する。

 続いて、図7(d)に示すように、積層膜からな るゲート絶縁膜63を形成する。ゲート絶縁膜6 3は、図1(b)に示す膜厚0.5nm程度のHfO 2 層221で覆われたシリケート層222及びSiO 2 層223からなる。ゲート絶縁膜63を用いると、 ランジスタの移動度を高く保つことができ 。

 続いて、図8(e)に示すように、ゲート絶縁 膜63上に、CVD法又はスパッタリング法を用い 、HfN膜からなるゲート電極64を成膜する。 の膜厚は例えば20~200nmである。

 続いて、図8(f)に示すように、nMIS形成領 41のゲート電極64の表面をマスク35で覆い、 オン注入法を用いて、pMIS形成領域42のゲー 電極64の表面から酸素を添加する。これによ り、nMIS形成領域41では酸素量の少ないゲート 電極64となり、pMIS形成領域42では酸素量の多 ゲート電極層64となる。

 一般に、ゲート絶縁膜63の表面には、製 工程中に自然に形成された僅かな酸化膜が 存している。そのため、nMIS形成領域41のゲ ト電極64とゲート絶縁膜33との界面にも僅か 酸素が存在する。したがって、その酸素を 用することにより、nMIS形成領域41のゲート 極64に対する酸素のイオン注入を省略する とができる。もちろん、nMIS形成領域41のゲ ト電極64に酸素をイオン注入する工程を加え てもよい。ただし、nMIS形成領域41のゲート電 極64に添加される酸素量は、pMIS形成領域42の ート電極64に添加される酸素量よりも少な する。以下、ゲート電極64は、nMIS形成領域41 のゲート電極64aとpMIS形成領域42のゲート電極 64bとで区別して表記する。

 続いて、図9(g)に示すように、nMIS形成領 41及びpMIS形成領域42において、熱処理を施し て、ゲート電極64a,64bとゲート絶縁膜63との界 面に界面層65a,65bを形成する。界面層65a,65bは ゲート電極64a,64bに含まれるIV族遷移金属(Hf) 及び酸素を含み、シリコンを含まない。

 最後に、図9(h)に示すように、CMPを用いて 全体を平坦化することにより、層問絶縁膜59 のゲート電極64a,64bとゲート絶縁膜63を除去 る。これにより、層問絶縁膜59が露出する ともに、nMIS形成領域41に最終的な形状のゲ ト絶縁膜63及びゲート電極64aが形成され、pMI S形成領域42に最終的な形状のゲート絶縁膜63 びゲート電極64bが形成される。これで、半 体装置50が完成する。

 本実施形態では、ゲート絶縁膜63としてゲ ト電極64a,64bによって還元されないHfO 2 を用いているため、nMIS形成領域41における界 面層65a中の酸素組成が熱処理中に増加するこ とを抑制できる。その結果、ゲート電極64aの 仕事関数がnMISのゲート電極材料に適した4.0eV となることにより、低いしきい値電圧のnMIS 実現できるので、トランジスタを高速化で る。

 一方、熱処理中において、pMIS形成領域42 ゲート電極64b中に添加された酸素がゲート 極64bとゲート絶縁膜63との界面に拡散する とにより、界面層65bが形成される。界面層65 bは、ゲート電極64bに含まれるIV族遷移金属(Hf )及び酸素を含む。界面層65b中の酸素量は、 面層65aの酸素量に比べて多い。そのため、 ート電極64bの仕事関数は、ゲート電極64aの 事関数よりも1eV程度高くなっており、例え 5.1eVである。すなわち、ゲート電極64bは、pMI Sのゲート電極材料に適しているため、低い きい値電圧のpMISを実現でき、これによりト ンジスタを高速化できる。

 また、本実施形態では、ダミーゲート絶縁 53及びダミーゲート電極54を形成し、これら をマスクとして不純物の注入を行い、この不 純物を活性化させるための熱処理を行い、そ の後、ダミーゲート絶縁膜53及びダミーゲー 電極54を除去して、ゲート絶縁膜63及びゲー ト電極64a,64bを形成している。これにより、 ート絶縁膜63及びゲート電極64a,64bが熱処理 曝されることを防止できる。この結果、比 的低い耐熱性を有するHfO 2 膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶 膜63として使用できる。なお、本実施形態で は、ゲート電極64a,64bを形成する材料として HfNを使用する例を示したが、IV族遷移金属を 主成分として含む導電膜であれば、どれを使 用してもよい。

 次に、本実施形態の半導体装置の製造方 について総括する。本実施形態の半導体装 の製造方法は、次の工程を含む。

 1.半導体基板であるシリコン基板31上にお けるnMIS形成領域41及びpMIS形成領域42の双方に 、ダミーゲート電極54を形成する工程(図6(a)) 2.ダミーゲート電極54をマスクとしてシリコ ン基板31の表層部に不純物を注入して、ソー 及びドレインを形成する工程(図6(a))。3.不 物を活性化させる熱処理を行う工程(図6(a)) 4.ダミーゲート電極54の周囲を埋めるように 間絶縁膜59を形成する工程(図6(a))。5.ダミー ゲート電極54を除去して層間絶縁膜59に溝58を 形成する工程(図6(b)及び図7(c))。6.nMIS形成領 41及びpMIS形成領域42において、溝58の内部に 最表面がIV族遷移金属によっては還元され い金属酸化物からなる少なくとも一層以上 積層絶縁膜からなるゲート絶縁膜63を形成す る工程(図7(d))。7.nMIS形成領域41及びpMIS形成領 域42に、IV族遷移金属を主成分として含む導 膜からなるゲート電極64を形成する工程(図8( e))。8.pMIS形成領域42のゲート電極64に対して 択的に酸素をイオン注入する工程(図8(f))。9. nMIS形成領域41においてゲート電極64aとゲート 絶縁膜63との間、及びpMIS形成領域42において ート電極64bとゲート絶縁膜63との間に、そ ぞれ熱処理によって界面層65a,65bを形成する 程(図9(g))。10.余分な膜を選択的に除去する とにより、ゲート電極64a,64bを所定形状に加 工する工程(図9(h))。

 換言すると、本実施形態の半導体装置の 造方法は、次の工程を含むことを特徴とす 。第一工程:半導体基板であるシリコン基板 31上に、少なくとも上面がIV族遷移金属によ て還元されない金属酸化物からなるゲート 縁膜63を形成する(図6(a)~図7(d))。第二工程:ゲ ート絶縁膜63上に、IV族遷移金属を含む導電 からなるゲート電極64を形成する(図8(e))。第 三工程:ゲート電極64に対して酸素をイオン注 入する(図8(f))。第四工程:ゲート電極64a,64bと ート絶縁膜63との間に、IV族遷移金属及び酸 素を含む界面層65a,65bを熱処理によって形成 る(図9(g))。

 これに加え、第一工程は、次の工程を含 。シリコン基板31上にダミーゲート電極54を 形成する工程(図6(a))。ダミーゲート電極54を スクとしてシリコン基板31の表層部に不純 を注入することにより、ソース及びドレイ を形成する工程(図6(a))。不純物を活性化さ る熱処理を行う工程(図6(a))。ダミーゲート 極54の周囲を埋めるように層間絶縁膜59を形 する工程(図6(a))。ダミーゲート電極54を除 することにより、層間絶縁膜59に溝58を形成 る工程(図6(b)及び図7(c))。溝58内に、少なく も上面がIV族遷移金属によって還元されな 金属酸化物からなるゲート絶縁膜63を形成す る工程(図7(d))。

 この結果、比較的低い耐熱性を有するHfO 2 膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶 膜63として使用することができる。また、ゲ ート絶縁膜63の最表面層は、酸化ジルコニウ 又は酸化ハフニウムであることが好ましい この場合は、特にnMISにおける界面層中の酸 素組成の増加を抑制できる。その結果、低い しきい値電圧のnMISを実現できるので、トラ ジスタを高速化できる。なお、その他の作 及び効果は、第三及び第四実施形態で述べ 内容と同じである。

 以上、上記各実施形態を参照して本発明 説明したが、本発明は上記各実施形態に限 されるものではない。本発明の構成や詳細 ついては、当業者が理解し得るさまざまな 更を加えることができる。また、本発明に 、上記各実施形態の構成の一部又は全部を 互に適宜組み合わせたものも含まれる。

 この出願は2008年2月13日に出願された日本 出願特願2008-031689を基礎とする優先権を主張 、その開示の全てをここに取り込む。

 本発明によれば、IV族遷移金属を含む導 膜からなるゲート電極を用いても、界面層 酸素組成を変えることにより、ゲート電極 仕事関数を自在に制御して前記仕事関数の 御幅を拡大することに貢献できる。

図1(a)は本発明の第一実施形態に係るMIS FETを示す断面図であり、図1(b)は本発明の第 実施形態に係るMISFETを示す断面図である 第一及び第二実施形態における、界面層((TiN) 1-x (TiO 2 ) x )の組成xとゲート電極の実効仕事関数との関 を示すグラフである。 本発明の第三実施形態に係る半導体装 を示す断面図である。 本発明の第四実施形態に係る半導体装 の製造方法を示す断面図(その1)であり、図4 (a)~図4(d)の順に工程が進行する。 本発明の第四実施形態に係る半導体装 の製造方法を示す断面図(その2)であり、図5 (e)~図5(g)の順に工程が進行する。 本発明の第五実施形態に係る半導体装 の製造方法を示す断面図(その1)であり、図6 (a)~図6(b)の順に工程が進行する。 本発明の第五実施形態に係る半導体装 の製造方法を示す断面図(その2)であり、図7 (c)~図7(d)の順に工程が進行する。 本発明の第五実施形態に係る半導体装 の製造方法を示す断面図(その3)であり、図8 (e)~図8(f)の順に工程が進行する。 本発明の第五実施形態に係る半導体装 の製造方法を示す断面図(その4)であり、図9 (g)~図9(h)の順に工程が進行する。

符号の説明

 10 MISFET
 11 ゲート電極
 12 ゲート絶縁膜
 13 界面層
 14 半導体基板
 20 MISFET
 22 ゲート絶縁膜
 221 HfO 2
 222 下地Hfシリケート層
 223 SiO 2
 30 半導体装置
 31 シリコン基板
 32 素子分離領域
 33 ゲート絶縁膜
 34,34a,34b ゲート電極
 35 マスク
 36 エクステンション領域
 37 側壁
 38’ 注入領域
 38 拡散領域
 39a,39b 界面層
 41 nMIS形成領域
 42 pMIS形成領域
 43 nMIS
 44 pMIS
 50 半導体装置
 53 ダミーゲート絶縁膜
 54 ダミーゲート電極
 56 ポリシリコン膜
 57 シリコン窒化膜
 58 溝
 59 層間絶縁膜
 63 ゲート絶縁膜
 64,64a,64b ゲート電極
 65a,65b 界面層




 
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