【명세서】

【발명의 명칭】

캐리어박 부착 극박동박 [기술분야】

본 발명은 캐리어박 부착 극박동박으로서， 인쇄회로기판 와이어와의 접착성이 우수한 캐리어박부착 극박동박에 관한 것이다. 【배경기술】 ^'

통상적으로 와이어 본딩이라 함은， 반도체칩의 입출력 패드와

Substrate(ex : 리드프레임, 인쇄회로기판 등)의， 리드 또는 배선패턴등의 부분을 서로 접속시킴으로써， 상기 반도체칩의 입출력 패드와 리드가 상호 전기적으로 연결시키는 공정을 의미한다.

또한, PKG 인쇄회로기판에서는 와이어와의 접합하는 부위의 회로에， 저항을 최소화하여 전력손실을 줄여주면서 전도성을 향상시키기 위해 전극을 주로 실러-팔라듐 (Ag-Pd)과 같은 고가의 금속을 사용하고 있다.

상기한 Ag는 금속 중에 열전도 및 전기전도성이 우수하고， 또한 Pd도 백금족 원소의 하나로서 연성은 백금보다 떨어지지만 전성은 백금보다 뛰어나며 가격도 백금보다 싸고 가벼워서 여러 종류의 합금으로 사용되고 되므로 인쇄회로기판에서는 상기 kg 및 Pd의 합금인 Ag-Pd를 많이 사용하게 된다.

SUBSTITUTE SHEET (RULE 26) RO/KR 이러한， Ag-Pd 둥의 전극을 사용하는 공정은 먼저， 반도체칩 및 알루미늄 와이어로 본딩되는 부분의 상부면에 소정의 은 (Ag) 페이스트로 스크린 프린팅 (screen pr int ing)하여 본딩패드를 형성하고， 이러한 본딩패드에 알루미늄 와이어를 에폭시등으로 부착하여 경화시키므로써 초음파 (웨지) 본딩을 실행하게 하였는데, 이와 같은 종래의 방법 (한국공개특허 제 2014-0049632호)은 제조공정이 복잡하고， 은 페이스트를 사용하여 패드를 제작하므로 제조원가가 증가할 뿐 아니라 제조장비도 고가인 문제점이 있었다.

【발명의 상세한 설명】

【기술적 과제】

본 발명의 목적은, 인쇄회로기판 와이어와의 접착성이 우수한 캐리어박 부착 극박동박을 제공하는 것이다.

【기술적 해결방법】

본 발명의 일 실시예에. 따른 캐리어박 부착 극박동박은， 캐리어박， 박리층， 제 1 극박동박， A1층 및 제 2 극박동박으로 이루어지는 캐리어박 부착 극박동박에 있어서， 상기 박리층은， 박리성을 갖는 제 1 금속 (A1) , 상기 제 1 금속 (A1)의 도금을 용이하게 하는 제 2 금속 (B1) 및 제 3 금속 (C1)을 포함할 수 있다.

SUBSTITUTE SHEET (RULE 26) RO/KR 본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 A1층의 두께 (t l)와 반도체 칩의 본딩용 패드 두께 (t2)는 약 0.0005 ≤ t l / t2 ≤ 약 3.0의 식을 만족할수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 A1층의 두께 (t l)와 반도체 칩의 본딩용 와이어의 두께 (t3)는, 약 0.0005 < t l / t3 < 약 3.0의 식을 만족할수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 캐리어박의 매트면 또는 샤이니면의 표면조도는 약 2.0um 이하이며, 상기 A1층은， 전해도금 또는 스퍼터링 (sputter ing)을 통해 형성되고， 표면조도는 약 2.0um 이하일 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 A1층은， 전해도금 또는 스퍼터링 (sputter ing)을 통해 형성되고， 상기 캐리어박의 매트면 또는 샤이니면의 표면조도 (rl)와 상기 A1층의 표면조도 (r2)는, r2 / rl ≤ 약 3.0의 식을 만족할 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 거 U 금속 (A1)은, Mo 또는 W이며， 상기 게 2 금속 (B1) 및 상기 제 3 금속 (C1)은， Fe , Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 박리층은， 상기 게 1 금속 (A1)의 함유량 (al)이 약 30 내지 약 89 중량 %， 상기 제 2

SUBSTITUTE SHEET (RULE 26) RO/KR 금속 (Bl)의 함유량 (bl)이 약 10 내지 약 60 중량 % 및 상기 제 3 금속 (C1)의 함유량 (cl)이 약 1 내지 약 20 중량 %일 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 박리층의 부착량의 합계가 약 50 - 약 10000 /dm ² 일 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 거 U 금속 (A1) , 상기 제 2 금속 (B1) 및 상기 게 3 금속 (C1) 중 적어도 하나는 유기금속일 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 상기 제 1 극박동박 및 상기 제 2 극박동박 중 적어도 하나는， 전해도금 또는 스퍼터링 (sput ter ing)을 통해 형성될 수 있다.

본 발명의 일 실시예에 따른 캐리어박 부착 극박동박의 캐리어박， 확산방지층， 박리층， 산화방지층， 제 1 극박동박， A1층 및 제 2 극박동박으로 이루어지는 캐리어빅ᅳ 부착 극박동박에 있어서， 상기 박리층은， 박리성을 갖는 거 U 금속 (A1) , 상기 제 1 금속의 도금을 용이하게 하는 제 2 금속 (B1) 및 제 3 금속 (C1)을 포함하고， 상기 확산방지층 및 상기 산화방지층은， Ni , Co , Fe, Cr , Mo , W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할수 있다.

【유리한 효과】

본 발명에 의하면， 반도체 패키지의 와이어 본딩 공정에서 칩과 기판 사이의 Wire 접착성이 우수하다.

4

SUBSTITUTE SHEET (RULE 26) RO/KR 또한， 기판 제작 시, 접착강도 및 내열접착강도， 내약품성， 에칭성 등의 동박으로서의 요구특성이 우수하다.

【도면의 간단한 설명】.

도 1은 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.

도 2는 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지.

도 3은 A1층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지. 도 4는 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지.

도 5는 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB로 촬영한 이미지.

도 6은 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도.

도 7은 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.

도 8은 본 발명의 게 2 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지 .

도 9는 A1층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지.

SUBSTITUTE SHEET (RULE 26) RO/KR 도 10은 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박의 매트면과샤이니면의 표면 이미지 .

도 11은 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도.

도 12는 본 발명의 게 3 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도.

도 13은 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지 .

도 14는 A1층이 형성되지 않은 경우의 매트면과샤이니면의 표면 이미지. 도 15는 본 발명의 계 3 실시예에 따른 캐리어빅ᅳ 부착 극박동박의 매트면과 샤이니면의 표면 이미지 .

도 16은 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도. 【발명의 실시를 위한 형태】

이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고， 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경， 삭제 등을 통하여， 퇴보적인 다른 발명이나 본 발명 사상의 범위

6

SUBSTITUTE SHEET (RULE 26) RO/KR 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다. 또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 본 발명은 인쇄회로기판 와이어와 인쇄회로기판사이의 접착성을 향상시킴과 동시에 반도체 substrate의 제조공정을 단순화하여， 제조 시간을 줄여 수율을 높이고， 제조원가 절감 효과에 탁월한 인쇄회로기판용 동박을 제공한다.

통상적으로， 와이어 본딩이라 함은 반도체칩의 입출력 패드와 SubstrateCex : 리드프레임， 인쇄회로기판 등)의， 리드 또는 배선패턴 등의 부분을 서로 접속시킴으로써， 상기 반도체칩의 입출력 패드와 리드가 상호 전기적으로 연결시키는 공정을 의미한다.

기존에는 PKG 인쇄회로기판에서는 와이어와의 접합하는 부위의 회로에， 저항을 최소화하여 전력손실을 줄이면서 전도성을 향상시키기 위해 전극을 주로 실러-팔라듐 (A _g — Pd)과 같은 고가의 금속을 사용하고 있다.

여기서, Ag는 금속 중에 열전도 및 전기 전도성이 우수하고， 또한 Pd도 백금족 원소의 하나로서 연성은 백금보다 떨어지지만 전성은 백금보다 뛰어나며

SUBSTITUTE SHEET (RULE 26) RO/KR 가격도 백금보다 싸고 가벼워서 여러 종류의 합금으로 사용되고 되므로， 인쇄회로기판에서는 Ag 및 Pd의 합금인 Ag-Pd를 많이 사용한다.

다만， Ag-Pd 등의 전극을 사용하는 공정은 먼저， 반도체칩 및 알루미늄 와이어로 본딩되는 부분의 상부면에 소정의 은 (Ag) 페이스트로 스크린 프린팅 (screen pr int ing)하여 본딩패드를 형성하고, 이러한 본딩패드에 알루미늄 와이어를 에폭시 등으로 부착하여 경화시킴으로써 초음파 (웨지) 본딩을 실행하였는데， 이와 같은 종래의 방법은 제조공정이 복잡하고， 은 페이스트를 사용하여 패드를 제작하므로 제조원가가 증가할 뿐 아니라 제조장비도 고가인 문제점이 있었다.

이하， 각 실시예에 따른 본 발명의 캐리어 부착 극박동박은， A1층을 형성하여 반도체 패키지의 와이어 본딩 공정에서， 반도체칩ᅳ과 기판 사이의 Wire 접착성을 향상시키며， 기판 제작 시 접착강도 및 내열접착강도， 내약품성， 에칭성 등의 동박으로서의 요구특성이 우수한 극박동박을 제공한다.

[제 1실시예]

도 1은 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이고， 도 2는 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지이며， 도 3은 A1층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이다.

8

SUBSTITUTE SHEET (RULE 26) RO/KR 또한， 도 4는 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 매트면과 사이니면의 표면 이미지이고， 도 5는 본 발명의 제 1 실시예에 따른 캐리어박부착 극박동박의 단면을 FIB로 촬영한 이미지이다.

도 6은 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다. 도 1 내지 도 5를 참조하면， 본 발명의 제 1 실시예에 따른 캐리어박 부착 극박동박 ( 100)은， 캐리어박 ( 1)， 박리층 (2) , 제 1 극박동박 (3)， A1층 (4) 및 제 2 극박동박 (5)으로 형성될 수 있다.

캐리어박 부착 극박동박 ( 100)은， 캐리어박 ( 1)， 박리층 (2)， 제 1 극박동박 (3)， A1층 (4) 및 제 2 극박동박 (5)이 순차적으로 적층되어 형성될 수 있다.

캐리어박 (1)은， 알루미늄박， 스테인레스강박， 티타늄박， 동박 또는 동합금 박을 사용할 수 있다. 예를 들어， 전해동박， 전해동합금박， 압연동박 또는 압연동합금박을사용할 수 있다.

또한， 상기 캐리어박 (1)의 표면은， 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 샤이니면， 압연동박 또는 압연동합금박의 압연 마무리면일 수 있다. 예를 들어， 상기 캐리어박의 표면은 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박， 또는

9

SUBSTITUTE SHEET (RULE 26) RO/KR 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.

제 1 극박동박 ( _{3 )} 및 제 2 극박동박 (5) 중 적어도 하나는, 전해도금， 무전해도금 또는 스퍼터링 (sputter ing)을 통해 형성될 수 있다.

바람직하게는, 게 1 극박동박 (3)은 전해도금으로 형성되고， 제 2 극박동박 (5)은 스퍼터링 (sputter ing)을 통해 형성될 수 있다.

박리층 (2)은, 박리성을 갖는 제 1 금속 (A1) , 제 1 금속 (A1)의 도금을 용이하게 하는 제 2 금속 (B1) 및 제 3 금속 (C1)을 포함할수 있다.

― 제 1 금속 (A1)은， Mo 또는 W이며， 제 2 금속 (B1) 및 제 3 금속 (C1)은， Fe, Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.

여기서， 제 1 금속 (A1)， 제 2 금속 (B1) 및 게 3 금속 (C1) 중 적어도 하나는 유기금속일 수 있다.

박리층 (2)은 제 1 금속 (Λ1)의 함유량 (al)이 약 30 내지 약 89 중량 %, 제 2 금속 (B1)의 함유량 (bl)이 약 10 내지 약 60 중량 % 및 제 3 금속 (C1)의 함유량 (cl)이 약 1 내지 약 20 중량 %일 수 있다.

상기 금속들의 함유량 al, bl 및 cl 는 박리층 (2) 1dm ² 의 단위 면적 당 제 1 금속 (A1)의 부착량 (피막량)을 동일 면적 당 제 1 금속 (A1) , 제 2 금속 (B1) 및 제 3 금속 (C1)의 부착량 (피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다.

10

SUBSTITUTE SHEET (RULE 26) RO/KR 상기 제 1 금속의 함유량 (al) .및 상기 제 2 금속의 함유량 (bl)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며， 상기 제 3 금속의 함유량 (cl)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.

상기 제 1 금속 (A1)과 제 2 금속 (B1)만으로 박리층을 형성한 경우, 박리층의 박리성이 불균일한 현상이 발생할수 있다.

그리고， 박리 시 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.

이에 반해， 본 발명에서는 제 1 금속 (A1)과 제 2 금속 (B1)만으로 박리층을 형성한 경우 (예를 들어, Mo-Ni 합금층)， 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속 (A1)인 Mo 금속의 도금량을 증가시키기 위해， Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3 금속 (C1)으로 추가로 첨가한다. Fe 이온의 첨가는 박리층의 균일한 도금을 가능하게 한다.

또한， 박리층의 부착량의 합계는 약 50 ~ 약 10000 zg/dm ² 일 수 있다. 상기 부착량이 약 50 g/dm ² 미만이면 박리층의 역할을 수행할 수 없을 수 있으며 , 상기 부착량이 약 10000 / g/dm ² 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.

한편， A1층의 두께 (t l)와 반도체 칩의 본딩용 패드 두께 (t2)는

약 0.0005 < tl / t2 < 약 3.0

11

SUBSTITUTE SHEET (RULE 26) RO/KR 의 식을 만족한다. 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 tl I t2을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 tl I t2는 약 0.0005， 0.001, 0.01, 0.1, 0.2， 0.3, 0.4, 0.5, 0.6 , 0.7， 0.8 , 0.9， 1.0， 1.5， 2.0， 2.5, 또는 3.0일 수 있다. 또한， 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 tl I t2는 약상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위알 수 있다.

또한， A1층의 두께 (tl)와 반도체 칩의 _. 본딩용 와이어의 두께 (t3)는, 약 0.0005 < t l / t3 < 약 3.0 .

의 식을 만족한다. 상기 A1층 ^' 의 두께와 반도체 칩 본딩용 와이어 두께의 비율 tl I t3을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 tl I t3은 약 0.0005， 0.001, 0.01， 0.1， 0.2， 0.3, 0.4, 0.5, 0.6, 0.7, 0.8， 0.9， 1.0, 1.5， 2.0, 2.5, 또는 3.0일 수 있다. 또한, 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 tl I t3은 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

12

SUBSTITUTE SHEET (RULE 26) RO/KR 한편， 캐리어박의 매트면 또는 샤이니면의 표면조도는 약 2.0um 이하이며 A1층은 전해도금 또는 스퍼터링 (sputter ing)을 통해 형성되고， 표면조도는 약 2.0um 이하이다.

또한， 캐리어박의 매트면 또는 샤이니면의 표면조도 (rl)와 상기 A1층의 표면조도 (r2)는，

r2 / rl < 약 3.0

의 식을 만족한다. 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl이 약 3.0이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl은 약 0, 0.1， 0.2， 0.3, 0.4, 0.5， 0.6， 0.7， 0.8, 0.9, 1.0， 1.1， 1.2 , 1.3， 1.4， 1.5， 1.6 , 1.7, 1.8， 1.9， 2.0， 2.1， 2.2， 2.3, 2.4， 2.5， 2.6, 2.7, 2.8, 2.9, 또는 3.0일 수 있다. 또한 상기 A1충의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl은 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

도 6을 참조하면， 본 발명의 다른 실시예에 따른 캐리어박 부착 극박동박 (10)은 상술한 캐리어박 부착 극박동박 (100)에 확산방지층 (16) 및 산화방지층 (17)을 더 포함할 수 있다.

13

SUBSTITUTE SHEET RULE 26 RO/KR 구체적으로， 캐리어박 부착 극박동박 (10)은， 캐리어박 ( 11)， 확산방지층 (16)， 박리층 (12)， 산화방지층 (17)， 제 1 극박동박 (13)， A1층 (14) 및 계 2 극박동박 (15)이 순차적으로 적층되어 형성될 수 있다.

확산방지층 (16)과 산화방지층 (17)이 동일한 도금조건을 사용하여 ^' 형성되므로 실질적으로 동일한 조성을 가지며， 다만 확산방지층 (16)이 산화방지층 (17)에 비하여 금속 부착량이 증가하므로 더 두껍다.

상기 캐리어박 부착 극박동박 (10)에서 확산방지층 (16)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가용이하다.

또한， 상기 캐리어빅- 부착 _ᅵ 극박동박 (10)에서 확산방지층 (16)에 비하여 산화방지층 (17)의 두께가 얇아짐에 의하여 안정적인 박리강도， 산화방지층 (17)의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.

또한, 상기 캐리어박 부착 극박동박 (10)에서 확산방지충 (16)과 산화방지층 (17)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.

상기 확산방지층 (16) 및 산화방지층 (17)은 Ni , Co , Fe, Cr , Mo, W, Al 및 P로 이루어진 군에서 선택된 하나 아상의 원소를 포함할 수 있다. 예를 들어， 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고， 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다.

14

SUBSTITUTE SHEET (RULE 26) RO/KR 예를 들어， 단일 금속층을 형성하는 도금으로는， 니켈 도금， 코발트 도금， 철 도금， 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는， 니켈-코발트 도금， 니켈-철 도금， 니켈 -크름 도금, 니켈-몰리브덴 도금， 니켈-텅스텐 도금， 니켈-동 도금， 니켈-인 도금， 코발트-철 도금， 코발트- 크롬 도금， 코발트-몰리브덴 도금， 코발트-텅스텐 도금， 코발트-동 도금， 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는， 니켈 -코발트-철 도금, 니켈-코발트 -크름 도금， 니켈 -코발트-몰리브덴 도금, 니켈-코발트-텅스텐 도금， 니켈 -코발트-동 도금， 니켈 -코발트-인 도금， 니켈-철- 크롬 도금， 니켈-철ᅳ몰리브덴 도금， 니켈 -철-텅스텐 도금， 니켈-철-동 도금， 니켈-철-인 도금， 니켈-크롬—몰리브덴 도금， 니켈-크름-텅스텐 도금， 니켈-크름- 동 도금， 니켈-크름-인 도금， 니켈 -몰리브덴-텅스텐 도금， 니켈-몰리브덴-동 도금， 니켈-몰리브덴-인 도금， 니켈 -텅스텐-동 도금， 니켈 -텅스텐-인 도금， 니켈-동-인 도금， 코발트 -철—크롬 도금， 코발트-철-몰리브덴 도금， 코발트—철ᅳ 텅스텐 도금， 코발트-철-동 도금， 코발트-철-인 도금， 코발트-크롬-몰리브덴 도금， 코발트 크롬-텅스텐 도금， 코발트-크롬-동 도금， 코발트-크름-인 도금， 코발트-몰리브덴-인 도금， 코발트 -텅스텐-동 도금， 코발트-몰리브덴-인 도금, 코발트 -텅스텐-동 도금， 코발트 -텅스텐-인 도금， 코발트-동-인 도금 등이 사용될 수 있다.

예를 들어， 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할수 있다.

15

SUBSTITUTE SHEET (RULE 26) RO/KR 또한ᅳ 산화물로는， 니켈 산화물， 코발트 산화물ᅳ 철 산화물, 크롬 산화물, 몰리브덴 산화물， 텅스텐 산화물， 동산화물, 알루미늄 산화물， 인 산화물 등을 들 수 있다. 또한， 2종 이상의 상기 산화물의 흔합물 등이 사용될 수 있다.

또한, 단일 금속의 도금층, 합금 도금층 및 산화물 층에서 선택된 층을 2층 이상으로 형성시킬 수 있다.

상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고은에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 있다. 상기 확산방지층을 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어， 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.

이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나, 이에 한정되는 것은 아니다.

(캐리어박 부착 극박동박의 제조)

실시예 1

1. 캐리어박의 준비

캐리어박의 표면조도는 1.5 μια, 두께는 18 m 의 전해동박을 사용하였다.

2. 확산방지층 형성

하기 조건에서 Ni-P도금에 의한 확산방지층을 형성하였다.

Ni 농도: 15g/L, P농도: 8g/L

16

SUBSTITUTE SHEET (RULE 26) RO/KR pH 4.0

온도: 30 ^° C

전류밀도: 1.5 A/dm ²

도금시간: 2초

상기 조건에서 형성된 확산방지층의 부착량은 금속 (Ni ) 부착량 301 ug/dm ² 이었다.

3. 박리층 형성

하기 조건에서 M으 Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L , 구연산나트륨: 150g/L pH 10.2(암모니아수 30ml /L 첨가)

온도: 30 ^° C

전류밀도: 10 A/dm ²

도금시간: 7초 ᅳ 상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm ² , 박리층의 조성은 Mo 60.55 중량 %， Ni 29.8 중량 %， Fe 5.99 중량% 이었다.

4. 산화방지층 형성 .

하기 조건에서 Ni-P도금에 의한 산화방지층을 형성하였다.

Ni 농도: 15g/L, P농도 8g/L,

H 4.0

온도: 30 ^" C

17

SUBSTITUTE SHEET (RULE 26) RO/KR 전류밀도: 0.5A/dm ² 도금시간: 2초

상기 조건에서 형성된 산화방지층의 부착량은 금속 (Ni ) 부착량 30 ug/dm ² 이었다. 5. 제 1 극박동박의 형성

하기 조건에서 게 1 극박동박을 형성하였다. CuS0 ₄ — 5H ₂ 0: 300g/L , H ₂ S0 ₄ : 150g/L 온도: 30 ^° C 전류밀도: 20A/dm ² 도금시간: 25초

상기 조건에서 형성된 제 1 극박동박의 두께는 2 이었다. 6. A1층의 형성

와이어 접합층인 A1의 두께는 0.5 卿로 형성되며， 표면조도는 상기 캐리어박조도와 동일한 1.5 을 갖도록 형성하였다. 7. 제 2 극박동박 형성

하기 조건에서 게 2 극박동박을 형성하였다.

CuS0 ₄ -5H ₂ 0 : 300g/L , ¾S0 ₄ : 150g/L 은도: 30 ^° C 전류밀도: 20A/dm2 도금시간: 5초

18

SUBSTITUTE SHEET RULE 26 RO/KR 상기 조건에서 형성된 제 2 극박동박의 두께는 0.5 zm 이었다. 실시예 2

A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다. 6. A1층의 형성

와이어 접합층인 A1의 두께는 1.0 로 형성되며， 표면조도는 캐리어박 조도와 동일한 1.5 을 갖도록 형성하였다.

실시예 3 캐리어박 A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한조건으로 실시 하였다.

1. 캐리어박의 준비

캐리어의 표면조도는 3.0 j¾m , 두께는 18 μια 의 전해동박을 사용하였다. 6. A1층의 형성

와이어 접합층인 A1 두께는 0.5 로 형성， 표면조도는 캐리어박 조도와 동일한 3.0 을 갖도록 형성하였다.

실시예 4 박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다. 4. 박리층 형성

하기 조건에서 Mo-Ni -Fe 도금에 의한 박리층을 형성하였다.

19

SUBSTITUTE SHEET (RULE 26) RO/KR Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L pH 10.2(암모니아수 30m 1/L 첨가)

은도: 30 °C

전류밀도: 18 A/dm2

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm2, 박리층의 조성은 o 51.99 중량 %， Ni 38.8 증량 %, Fe 5.55 증량 % 이었다.

비교예 1

박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다. ^'

4. 박리층 형성 ^'

하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L pH 10.2 (암모니아수 30m 1/L 첨가)

은도: 30 V

전류밀도: 3 A/dm2

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 0.31mg/dm2, 박리층의 조성은 Mo 23.42 중량 %， Ni 69.81 중량 %， Fe 2.55 중량 % 이었다.

비교예 2

20

SUBSTITUTE SHEET (RULE 26) RO/KR 박리층 및 A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

박리층의 부착량을 0.89mg/dm2 로 형성하였다.

6. A1층의 형성

A1층의 두께를 0.0¾ 로 형성하고, 표면조도는 1.5 을 갖도록 형성하였다. 이하, 표 1을 참조로 실시예 1 내지 4， 비교예 1 및 2의 박리강도， A1층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다.

[표 1]

21

SUBSTITUTE SHEET (RULE 26) RO/KR Roughness Wire bonding 박리강도

No 처리조건 (Rz, ) 접착성 (gf/cm) 회로형성

AI층두께 Ο.δΡ,

표면조도 (Rz) 1.5 _/ «,

1 1.5 © 19 ©

박리층의부착량은 1.07mg/dm2

AI층두께 1.0

2 표면조도 (Rz) l.^i. 1.5 ® 19 ©

박리층의부착량은 1.07mg/dm2

AI층두께 0.5 ,

3 S면조도 (Rz) 3.0/®， 3.0 19 0

박리층의부착량은 U)7mg/dm2

AI층두께 0. »,

4 표면조도 (¾) 1.5 1.5 8 ©

박리층의부착량은 1.89mg/dm2

AI층두 fl 0.5/an,

표면조도 (Rz) 1.5/Λ,

비교 1 1.5 © X ©

박리층의부착량은 0.31mg/dm2

AI층두 M 0.05 ,

2 표면조도

비교 (Rz) 1.5/m, 1.5 0 24 X

박리층의부착량은 0.89mg/dm2

© : 매우양호 o : 양호

X： 불량 박리강도 평가 실시예 1 내지 3의 경우， A1층 위아래의 동층과의 박리강도 및 A1층과 캐리어박의 박리강도는 매우 양호 하였으며， 실시예 4의 경우， 극박동박과 캐리어의 박리강도는 부착량이 높아 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.

22

SUBSTITUTE SHEET (RULE 26) RO/KR 또한， 비교예 1의 경우 A1층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며， 비교예 2의 경우 A1층과 캐리어의 박리강도는 양호하였다.

A1층의 표면조도

실시예 1， 2 및 4의 경우， A1층의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나， 실시예 3의 경우， A1층의 표면조도가 높아 실시예 1， 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.

^" 비교예 1의 경우 상기의 처리로 실시하였을 때. A1층의 표면 조도는 낮아 에칭레이트가 우수하여 회로 형성시 파인패턴을 얻을 수 있었으나， 비교예 2의 경우 A1층의 두께가 얇아 회로 에칭액의 데미지로 인해 원하는 형상의 회로를 얻을 수 없었다.

와이어를 통한 반도체칩과의 접합성

실시예 1 내지 4의 경우, 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 迎의 와이어 (금， 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 A1층과 와이어 사이의 본딩접착성 또한 우수하였다.

비교예 1의 경우， 캐리어박 부착 극박동박은 박리가 되지 않아 반도체 substrate는 제작할 수 없었으며， 비교예 2의 경우, 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 卿의 와이어 (금，

23

SUBSTITUTE SHEET (RULE 26) RO/KR 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 A1층의 얇은 두께로 인해 접합 시 발생하는 데미지로 인해 와이어사이의 본딩접착성이 저하되었다.

[제 2실시예]

도 7은 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이고， 도 8은 본 발명의 게 2 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIBCFocused Ion Beam)로 촬영한 이미지이며， 도 9는 A1층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이고， 도 10은 본 발명의 게 2 一실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지이다.

또한， 도 11은 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다. - 도 7 내지 도 10을 참조하면, 본 발명의 제 2 실시예에 따른 캐리어박 부착 극박동박 (20)은， 캐리어박 (21)， 박리층 (22)， 게 1 극박동박 (23) , Cu-Al 접착력 향상층 (24)， Cu 확산방지층 (25)， A1층 (26) 및 제 2 극박동박 (27)으로 형성될 수 있다.

도 7에서는, Cu 확산방지층 (25)이 A1층 (26)의 위， 아래에 모두 형성된 것으로 도시되었으나, A1층 (26)의 위 또는 아래 중 어느 하나에만 형성될 수도 있다.

24

SUBSTITUTE SHEET RULE 26 RO/KR 캐리어박 부착 극박동박 (20)은， 캐리어박 (21) , 박리층 (22)， 제 1 극박동박 (23)， Cu-Al 접착력 향상층 (24)， Cu 확산방지층 (25)， A1층 (26) 및 게 2 극박동박 (27)이 순차적으로 적층되어 형성될 수 있다.

캐리어박 (21)은， 알루미늄박, 스테인레스강박, 티타늄박， 동박 또는 동합금 박을 사용할 수 있다. 예를 들어, 전해동박， 전해동합금박， 압연동박 또는 압연동합금박을 사용할 수 있다.

또한， 상기 캐리어박 (21)의 표면은， 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 사이니면， 압연동박 또는 압연동합금박의 압연 마무라면일 수 있다. 예를 들어， 상기 캐리어박의 표면은 미처리 전해동빅ᅳ 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박, 또는 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.

제 1 극박동박 (23) 및 제 2 극박동박 (27) 중 적어도 하나는， 전해도금ᅳ 무전해도금 또는 스퍼터링 (sputter ing)을 통해 형성될 수 있다.

바람직하게는， 제 1 극박동박 (23)은 전해도금으로 형성되고, 거 12 극박동박 (27)은 스퍼터링 (sput ter ing)을 통해 형성될 수 있다.

박리층 (22)은， 박리성을 갖는 제 1 금속 (A2) , 제 1 금속 (A2)의 도금을 용이하게 하는 게 2 금속 (B2) 및 제 3 금속 (C2)을 포함할수 있다.

게 1 금속 (A2)은, Mo 또는 W이며， 게 2 금속 (B2) 및 제 3 금속 (C2)은， Fe , Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.

25

SUBSTITUTE SHEET RULE 26 RO/KR 여기서， 제 1 금속 (A2) , 게 2 금속 (B2) 및 제 3 금속 (C2) 중 적어도 하나는 유기금속일 수 있다.

박리층 (22)은 계 1 금속 (A2)의 함유량 (a2)이 약 30 내지 약 89 중량 ¾>， 제 2 금속 (B2)의 함유량 (b2)이 약 10 내지 약 60 중량 % 및 제 3 금속 (C2)의 함유량 (c2)이 약 1 내지 약 20 증량 %일 수 있다.

상기 금속들의 함유량 a2 , b2 및 c2 는 박리층 1dm ² 의 단위 면적 당 제 1 금속 (A2)의 부착량 (피막량)을 동일 면적 당 제 1 금속 (A2) , 제 2 금속 (B2) 및 제 3 금속 (C2)의 부착량 (피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다. 상기 제 1 금속의 함유량 ( _a 2) 및 상기 제 2 금속의 함유량 (b2)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며， 상기 제 3 금속의 함유량 (c2)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.

상기 제 1 금속 (A2)과 제 2 금속 (B2)만으로 박리층을 형성한 경우ᅳ 박리층의 박리성이 불균일한 현상이 발생할수 있다.

그리고， 박리 시 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.

이에 반해， 본 발명에서는 제 1 금속 (A2)과 제 2 금속 (B2)만으로 박리층을 형성한 경우 (예를 들어， Mo-Ni 합금층)， 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속 (A2)인 Mo 금속의 도금량을 증가시키기 위해, Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3

26

SUBSTITUTE SHEET (RULE 26) RO/KR 금속 (C2)으로 추가로 첨가한다. Fe 이은의 첨가는 박리층의 균일한 도금을 가능하게 한다.

또한， 박리층 (22)의 부착량의 합계는 약 50 - 약 10000 /ig/dm ² 일 수 있다. 상기 부착량이 약 50/zg/dm ² 미만이면 박리층의 역할을 수행할 수 없을 수 있으며， 상기 부착량이 약 10000 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.

한편， A1층의 두께 (t4)와 반도체 칩의 본딩용 패드 두께 (t5)는

약 0.0005 < t4 I t5 < 약 3.0

" 의 식을 만족한다. 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t4 I t5을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t4 I t5는 약 0.0005， 0.001 , 0.01 , 0. 1， 0.2， 0.3 , 0.4， 0.5 , 0.6， 0.7 , 0.8， 0.9， 1.0 , 1.5， 2.0， 2.5， 또는 3.0일 수 있다. 또한 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t4 I t5는 약 상기 수치 중 하나 이상 및 약상기 수치 중 하나 이하의 범위일 수 있다.

또한， A1층의 두께 (t4)와 반도체 칩의 본딩용 와이어의 두께 (t6)는， 약 0.0005 < t4 / t6 < 약 3.0

27

SUBSTITUTE SHEET (RULE 26) RO/KR 의 식을 만족한다. 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t4 I t6을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t4 I t6은 약 0.0005， 0.001, 0.01, 0.1, 0.2， 0.3， 0.4, 0.5, 0.6， 0.7, 0.8, 0.9， 1.0， 1.5, 2.0， 2.5, 또는 3.0일 수 있다. 또한 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t4 / t6은 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

— 한편， 키리어박의 매트면 또는 샤이니면의 표면조도는 약 3.0um 이하이며, A1층은 전해도금 또는 스퍼터링 (sputtering)을 통해 형성되고， 표면조도는 약 3.0um 이하이다.

또한， 캐리어박의 매트면 또는 샤이니면의 표면조도 (r3)와 상기 A1층의 표면조도 (r4)는，

r4 / r3 < 약 3.0

의 식을 만족한다. 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl이 약 3.0이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl은 약 0， 0.1， 0.2， 0.3， 0.4， 0.5， 0.6， 0.7, 0.8, 0.9， 1.0, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6, 1.7, 1.8， 1.9, 2.0, 2.1， 2.2, 2.3, 2.4,

28

SUBSTITUTE SHEET (RULE 26) RO/KR 2.5 , 2.6 , 2.7 , 2.8， 2.9 , 또는 3.0일 수 있다. 또한 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r2/rl은 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

Cu 확산방지층 (25)은, A1층 (26)과 제 1 극박동박 (23) 사이 및 A1층 (26)과 제 2 극박동박 (27) 사이에 형성될 수 있다. Cu 확산방지층 (25)은， A1층 (26)의 알루미늄과 제 1 극박동박 (23) 또는 제 2 극박동박 (27)의 구리가 Cu-Al계 금속간화합물 ( intermetal l ic compound)을 형성하는 것을 방지하기 위한 것이다. 구체적으로， A1층과 극박동박층 (제 1 극박동박 또는 제 2 극박동박)이 강하게 결합하여 합금 내에서 흔재하는 경우, 불균질 조직을 이루는 중간상 ( intermediate phase)을 만들게 되는데， 이러한 중간상은 각각의 금속의 성질을 띠지 않은 채， 충격에 취약하고， 전기저항이 커지는 성질을 띠는 문제점이 발생한다.

즉, Cu 확산방지층 (25)은ᅳ A1층 (26)의 알루미늄과 제 1 극박동박 (23) 또는 제 2 극박동박 (27)의 구리가 금속간화합물을 형성하지 않도록 한다.

또한， Cu 확산방지층의 두께 (t7)와 A1층의 두께 (t4)는，

약 0.5 < t7 / t4 < 약 1.0

의 식을 ^' 만족한다. 상기 Cu 확산방지층의 두께와 상기 A1층의 두께의 비율 t7/t4이 약 0.5 에서 약 1.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

29

SUBSTITUTE SHEET (RULE 26) RO/KR 구체예에서, 상기 Cu 확산방지층의 두께와 상기 A1층의 두께의 비율 t7/t4는 약 0.5， 0.6， 0.7, 0.8 , 0.9， 또는 1.0일 수 있다. 또한 상기 Cu 확산방지층의 두께와 상기 A1층의 두께의 비율 t7/t4는 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

제 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력 (pl)과 박리층의 접착력 (p2)은，

약 1 < pi / p2 < 약 30.0

의 식을 만족한다. 제 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력과 박리층의 접착력의 비율 pl I p2이 약 1에서 약 30.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 계 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력과 박리층의 접착력의 비율 pl I p2는 약 1, 2， 3 , 4, 5, 6, 7, 8 , 9 , 10, 11， 12， 13, 14, 15, 16 , 17， 18， 19， 20 , 21， 22, 23， 24, 25, 26, 27, 28, 29 또는 30일 수 있다. 또한， 상기 게 1 극박동박과 A1층 사이 또는 제 2 극박동박과 M층 사이의 접착력과 박리층의 접 력의 비율 Pl / p2는 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

Cu-Al 접착력 향상층 (24)은， A1층 (26)과 Cu 확산방지층 (25) 사이에 형성되어 A1층 (26)과 Cu 확산방지층 (25)간의 접착력을 향상시키기 위하여， 구리 또는 구리와 알루미늄의 중간물질로 형성될 수 있다.

30

SUBSTITUTE SHEET (RULE 26) RO/KR 도 11을 참조하면， 본 발명의 일 실시예에 따른 캐리어박 부착 극박동박 ( ₃₀ )은 확산방지층 (38)， 산화방지층 (39)을 더 포함할수 있다.

캐리어박 부착 극박동박 ( _{30 )} 은, 캐리어박 (31)， 확산방지층 (37)， 박리층 (32)， 산화방지층 (38)， 제 1 극박동박 (33)， Cu-Al 접착력 향상층 (34)， Cu 확산방지층 (35)， A1층 (36) 및 제 2 극박동박 (37)이 순차적으로 적층되어 형성될 수 있다.

확산방지충 (38)과 산화방지층 (39)이 동일한 도금조건을 사용하여 형성되므로 실질적으로 동일한 조성을 가지며， 다만 확산방지층 (38)이 ^■ 산화방지층 (39)에 비하여 금속 부착량이 증가하므로 더 두껍다.

상기 캐리어박 부착 극박동박 (30)에서 확산방지층 (38)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가용이하다.

또한, 상기 캐리어박 부착 극박동박 (30)에서 확산방지층 (38)에 비하여 산화방지층 (39)의 두께가 얇아짐에 의하여 안정적인 박리강도， 산화방지층의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.

또한， 상기 캐리어박 부착 극박동박 (30)에서 확산방지층 (38)과 산화방지층 (39)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.

상기 확산방지층 (38) 및 산화방지층 (39)은 Ni , Co , Fe , Cr , Mo , W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어，

31

SUBSTITUTE SHEET (RULE 26) RO/KR 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고， 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다.

예를 들어， 단일 금속층을 형성하는 도금으로는， 니켈 도금， 코발트 도금 철 도금, 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는， 니켈—코발트 도금, 니켈-철 도금, 니켈 -크롬 도금, 니켈-몰리브덴 도금， 니켈-텅스텐 도금， 니켈—동 도금， 니켈-인 도금， 코발트-철 도금， 코발트- 크름 도금, 코발트-몰리브덴 도금， 코발트-텅스텐 도금， 코발트-동 도금， 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는, 니켈 -코발트-철 도금， 니켈-코발트—크롬 도금， 니켈 -코발트-몰리브덴 도금, 니켈-코발트—텅스텐 도금, 니켈 -코발트-동 도금， 니켈 -코발트-인 도금， 니켈-철- 크롬 도금， 니켈-철-몰리브덴 도금. 니켈 -철-텅스텐 도금， 니켈-철-동 도금， 니켈-철-인 도금， 니켈-크름-몰리브덴 도금， 니켈-크롬-텅스텐 도금， 니켈-크름- 동 도금, 니켈-크름-인 도금， 니켈 -몰리브덴-텅스텐 도금, 니켈-몰리브덴-동 도금， 니켈-몰리브덴ᅳ인 도금， 니켈—텅스텐-동 도금， 니켈-텅스펜—인 도금， 니켈-동-인 도금， 코발트-철 -크롬 도금, 코발트-철-몰리브덴 도금， 코발트-철- 텅스텐 도금， 코발트-철ᅳ동 도금, 코발트-철-인 도금， 코발트-크름-몰리브덴 도금， 코발트-크롬-텅스텐 도금， 코발트-크롬-동 도금， 코발트-크름-인 도금, 코발트-몰리브덴-인 도금， 코발트 -텅스텐―동 도금ᅳ 코발트-몰리브덴-인 도금， 코발트 -텅스텐-동 도금， 코발트 -텅스텐-인 도금， 코발트-동ᅳ인 도금 등이 사용될 수 있다.

32

SUBSTITUTE SHEET (RULE 26) RO/KR 예를 들어， 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할수 있다. 또한， 산화물로는， 니켈 산화물， 코발트 산화물， 철 산화물， 크롬 산화물， 몰리브덴 산화물, 텅스텐 산화물, 동산화물, 알루미늄 산화물， 인 산화물 등을 들 수 있다. 또한， 2종 이상의 상기 산화물의 흔합물 등이 사용될 수 있다.

또한， 단일 금속의 도금층， 합금 도금층 및 산화물 층에서 선택된 층을

2층 이상으로 형성시킬 수 있다.

상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 있다. 상기 확산방지층을 ^" 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어， 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.

이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나， 이에 한정되는 것은 아니다.

(캐리어박 부착 극박동박의 제조)

실시예 1

1. 캐리어빅- 준비

캐리어박의 표면조도는 1ᅳ ₅ ， 두께는 ₁₈ 의 전해동박을 사용하였다 _ᅵ

2. 확산방지층 형성

하기 조건에서 Ni-P도금에 의한 확산방지층을 형성하였다.

33

SUBSTITUTE SHEET (RULE 26) RO/KR Ni 농도: 15g/L , P농도 8g/L .

pH 4.0

온도: 30 ^° C

전류밀도: 1.5 A/dm2

도금시간: 2초

상기 조건에서 형성된 확산방지층의 부착량은 금속 (Ni ) 부착량 301 ug/dm2 이었다.

3. 박리층 형성

——하기 조건에서 Mo-Ni -Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L , Ni농도: 6.5g/L , Fe농도: 3g/L, 구연산나트륨: 150g/L pH 10.2(암모니아수 30m 1 /L 첨가)

온도: 30 ^° C

전류밀도: 10 A/dm2

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm2 , 박리층의 조성은 Mo 60.55 중량 %， Ni 29.8 중량%, Fe 5.99 중량 % 이었다.

4. 산화방지층 형성

하기 조건에서 Ni-P도금에 의한 산화방지층을 형성하였다.

Ni 농도: 15g/L, P농도 8g/L

pH 4.0

34

SUBSTITUTE SHEET RULE 26 RO/KR 온도: 30 °C

전류밀도: 0.5A/dm2

도금시간: 2초

상기 조건에서 형성된 산화방지층의 부착량은 금속 (Ni) 부착량 30 ug/dm2 이었다.

5. 제 1 극박동박의 형성

하기 조건에서 제 1 극박동박을 형성하였다.

CuS04-5H20: 300g/L, H2S04: 150g/L

- 은도: 30 t:

전류밀도: 20A/dm2

도금시간: 25초

상기 조건에서 형성된 제 1 극박동박의 두께는 2 이었다.

6. Cu-Al 접착력 향상층의 형성

저 U 극박동박과 A1층 사이의 접착력을 향상시켜 주는 층으로， Cu의 두께는 0.03 μια로 형성하였다.

7. Cu 확산방지층 형성

동 (Cu Layer)층과 A1층의 열처리 후 합금형성을 방지하는 A1203 층을 0.005卿로 A1 층 위아래에 형성하였다.

8. A1층 형성

35

SUBSTITUTE SHEET (RULE 26) RO/KR 와이어 접합층인 A1의 두께는 0.5 로 형성되며， 표면조도는 상기 캐리어박 조도와 동일한 1.5 μιη을 갖도록 형성하였다. 9. 계 2 극박동박 형성

하기 조건에서 제 2 극박동박을 형성하였다. CuS04-5H20: 300g/L, H2S04: 150g/L 온도: 30 °C 전류밀도: 20A/dm2 ᅳ

도금시간: 5초

상기 조건에서 형성된 제 2 극박동박의 두께는 0.5 이었다.

실시예 2

A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

8. A1층의 형성

와이어 접합층인 A1의 두께는 1.0 로 형성되며， 표면조도는 캐리어박 조도와 동일한 1.5 을 갖도록 형성하였다.

실시예 3 캐리어박 및 A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시 하였다. 1. 캐리어박의 준비

캐리어의 표면조도는 3.0 urn, 두께는 18 βα 의 전해동박을 사용하였다.

36

SUBSTITUTE SHEET RULE 26 RO/KR 8. Al층의 형성

와이어 접합층인 A1 두께는 0.5 로 형성, 표면조도는 캐리어박 조도와 동일한 3.0 을 갖도록 형성하였다.

실시예 4

박리층， Cu-Al 접착력 향상층 및 Cu 확산방지층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

하기 조건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L, Ni농도: 6.5g/L, Fe농도: 3g/L, 구연산나트륨: 150g/L H 10.2(암모니아수 30ml/L 첨가)

온도: 30 °C

전류밀도: 18 A/dm2

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm2, 박리층의 조성은 Mo 51.99 중량 %， Ni 38.8 중량 %， Fe 5.55중량 % 이었다.

6. Cu-Al 접착력 향상층의 형성

제 1 극박동박과 A1층 사이의 접착력을 향상시켜는 주는 층으로， Cu의 두께는 0.01 μα 로 형성하였다.

7. Cu 확산방지층 형성

37

SUBSTITUTE SHEET (RULE 26 RO/KR 동 (Cu Layer )층과 Al 층의 열처리 후 합금형성을 방지하는 A1203 층을 0.015 로 A1 층 위아래에 형성하였다.

비교예 1

박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

하기 조건에서 M으 Ni-Fe도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L , Ni 농도: 6.5g/L , Fe 농도: 3g/L , 구연산나트륨: 150g/L " H 10.2( ^" 모니아수 30m 1 /L 첨가)

온도: 30 ^° C

전류밀도: 3 A/dm2

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 0.31mg/dm2 , 박리층의 조성은 Mo 23.42 중량 %, Ni 69.81 중량 %, Fe 2.55 중량 % 이었다.

비교예 2

박리층， Cu-Al 접착력 향상층 및 A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

박리층의 부착량을 0.89mg/dm2로 형성하였다.

6. . Cu-Al 접착력 향상층의 형성

38

SUBSTITUTE SHEET (RULE 26) RO/KR Cu-Al 접착력 향상층의 접착력은 8 정도로 제작하였다.

8. A1층 형성

A1층의 두께를 0.4 로 형성하고， 표면조도는 1.5 jMn을 갖도록 형성하였다.

이하， 표 2를 참조로 실시예 1 내지 4， 비교예 1 및 2의 박리강도， A1층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다.

[표 2]

® : 매우양호

o : 양호

X： 불량

SUBSTITUTE SHEET (RULE 26) RO/KR 실시예 1의 경우， A1층 위아래의 동층과의 박리강도는 매우 양호 하였으며， 특히 CCL화를 시킨 후 A1층과 극박동박층의 접착력이 우수하였다. 실시예 2 및 3의 경우 A1층과 캐리어의 박리강도는 매우 양호하였으며， 실시예 4의 경우 극박동박과 캐리어의 박리강도는 부착량이 높아 극박동박과 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.

비교예 1의 경우， A1층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며， 박리층은 양호하였으나， A1과 극박동박 사이의 접착력이 약해 A1층의 들뜸 현상이 발생하였다: ^"

A1층의 표면조도

실시예 1， 2 및 4의 경우， A1층의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 실시예 3의 경우， A1층의 표면조도가 높아 실시예 1， 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.

비교예 1의 경우 상기의 처리로 실시하였을 때. A1층의 표면 조도는 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나， 비교예 2의 경우， A1층과 극박동박 사이의 접착력이 약해 A1층의 들뜸 현상으로 인해 회로 에칭액의 데미지를 받아 원하는 형상의 회로를 얻을 수 없었다.

와이어를 통한 반도체칩과의 접합성

40

SUBSTITUTE SHEET (RULE 26) RO/KR 실시예 1 내지 4의 경우， 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25~70 의 와이어 (금， 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 A1층과 와이어 사이의 본딩접착성 또한 우수하였다.

비교예 1의 경우， 캐리어박 부착 극박동박은 박라가 되지 않아 반도체 substrate는 제작할 수 없었으며, 비교예 2의 경우， A1층과 극박동박상의 박리로 인해 반도체 SLibst rate는 제작할 수 없었다.

[제 3질시예]

도 12는 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박의 단면 모식도이며， 도 13은 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박의 단면을 FIB(Focused Ion Beam)로 촬영한 이미지이고， 도 14는 A1층이 형성되지 않은 경우의 매트면과 샤이니면의 표면 이미지이며， 도 15는 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박의 매트면과 샤이니면의 표면 이미지이다. 또한， 도 16은 본 발명의 게 3 실시예에 따른 캐리어박 부착 극박동박의 다른 실시예에 따른 단면 모식도이다. 도 13 내지 도 15을 참조하면， 본 발명의 제 3 실시예에 따른 캐리어박 부착 극박동박 (40)은， 캐리어박 (41)， 박리층 (42)， 제 1 극박동박 (43)， Cu-Al 접착력 향상층 (44)， A1층 (45) 및 제 2 극박동박 (46)으로 형성될 수 있다.

41

SUBSTITUTE SHEET (RULE 26) RO/KR 캐리어박 부착 극박동박 (40)은, 캐리어박 (41)， 박리층 (42) , 게 1 극박동박 (43)， Cu-Al 접착력 향상층 (44)， A1층 (45) 및 제 2 극박동박 (46)이 순차적으로 적층되어 형성될 수 있다.

캐리어박 (41)은， 알루미늄박, 스테인레스강박, 티타늄박， 동박 또는 동합금 박을 사용할 수 있다. 예를 들어， 전해동박， 전해동합금박， 압연동박 또는 압연동합금박을 사용할수 있다.

또한， 상기 캐리어박 (41)의 표면은， 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 샤이니면， 압연동박 또는 압연동합금박의 압연 마무리면일 수 있다. 예를 들어， 상기 캐리어박의 표면은 미처리 전해동박 또는 미처리 전해동합금박의 매트면 또는 광택면에 조화 처리를 실시한 박， 또는 압연동박 또는 압연동합금박의 압연 마무리 면의 적어도 한쪽 면에 조화처리를 실시한 박일 수 있다.

거 U 극박동박 (43) 및 제 2 극박동박 (46) 중 적어도 하나는， 전해도금， 무전해도금 또는 스퍼터링 (sputter ing)을 통해 형성될 수 있다.

바람직하게는， 제 1 극박동박 (43)은 전해도금으로 형성되고， 제 2 극박동박 (46)은 스퍼터링 (sputter ing)을 통해 형성될 수 있다.

박리층 (42)은， 박리성을 갖는 제 1 금속 (A3) , 계 1 금속 (A3)의 도금을 용이하게 하는 제 2 금속 (B3) 및 계 3 금속 (C3)을 포함할 수 있다.

게 1 금속 (A3)은， Mo 또는 W이며, 제 2 금속 (B3) 및 제 3 금속 (C3)은， Fe , Co 및 Ni로 이루어지는 군에서 선택되는 2개의 서로 다른 금속일 수 있다.

42

SUBSTITUTE SHEET (RULE 26) RO/KR 여기서， 게 1 금속 (A3) , 제 2 금속 (B3) 및 제 3 금속 (C3) 중 적어도 하나는 유기금속일 수 있다.

박리층 (42)은 제 1 금속 (A3)의 함유량 (a3)이 약 30 내지 약 89 중량 %， 게 2 금속 (B3)의 함유량 (b3)이 약 10 내지 약 60 중량 % 및 제 3 금속 (C3)의 함유량 (c3)이 약 1 내지 약 20 중량 %일 수 있다.

상기 금속들의 함유량 a3 , b3 및 c3 는 박리층 1dm ² 의 단위 면적 당 제 1 금속 (A3)의 부착량 (피막량)을 동일 면적 당 제 1 금속 (A3)， 제 2 금속 (B3) 및 제 ^" 3 금속 (C3)의 부착량 (피막량)의 합계로 나눈 값에 100을 곱하여 각각 구한다. - 상기 계 1 금속의 함유량 3) 및 상기 제 2 금속의 함유량 (b3)이 상기 함량 범위를 각각 벗어나면 극박동박의 박리성이 저하될 수 있으며, 상기 제 3 금속의 함유량 (c3)이 상기 함량 범위를 벗어나면 박리층이 불균일하게 도금될 수 있다.

상기 제 1 금속 (A3)과 제 2 금속 (B3)만으로 박리층을 형성한 경우, 박리층의 박리성이 불균일한 현상이 발생할 수 있다.

그리고， 박리 시， 박리층이 극박동박과 함께 박리되는 성향을 보일 수 있다.

이에 반해, 본 발명에서는 제 1 금속 (A3)과 제 2 금속 (B3)만으로 박리층을 형성한 경우 (예를 들어， Mo-Ni 합금층)， 그 박리성이 불안정하므로 박리층의 박리성에 주요 요인이 되는 제 1 금속 (A3)인 Mo 금속의 도금량을 증가시키기 위해, Mo 금속의 도금에 촉매 역할을 하는 Fe 이온을 제 3

43

SUBSTITUTE SHEET (RULE 26) RO/KR 금속 (C3)으로 추가로 첨가한다. Fe 이온의 첨가는 박리층의 균일한 도금을 가능하게 한다.

또한， 박리층 (42)의 부착량의 합계는 약 50 ~ 약 10000 /g/dm ² 일 수 있다. 상기 부착량이 약 50 g/dm ² 미만이면 박리충의 역할을 수행할 수 없을 수 있으며， 상기 부착량이 약 10000 ig/dm ² 초과이면 박리 가능한 물질인 산화성 물질이 아니라 금속성 물질이 되므로 박리성이 없어질 수 있다.

한편， A1층의 두께 (t8)와 반도체 칩의 본딩용 패드 두께 (t9)는

약 0.0005 < t8 / t9 < 약 3.0

- 의 식을 만족한다. 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t8 / t9을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t8 I t9는 약 0.0005, 0.001, 0.01, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7， 0.8, 0.9, 1.0， 1.5, 2.0， 2.5， 또는 3.0일 수 있다. 또한 상기 A1층의 두께와 반도체 칩 본딩용 패드 두께의 비율 t8 / t9는 약상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

또한， A1층의 두께 (t8)와 반도체 칩의 본딩용 와이어의 두께 (tlO)는， 약 0.0005 < t8 I tlO < 약 3.0

44

SUBSTITUTE SHEET (RULE 26) RO/KR 의 식을 만족한다. 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t8 I tlO을 약 0.0005에서 약 3.0의 범위로 구현함으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t8 I tlO은 약 0.0005, 0.001， 0.01, 0.1， 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9， 1.0, 1.5, 2.0, 2.5, 또는 3.0일 수 있다. 또한 상기 A1층의 두께와 반도체 칩 본딩용 와이어 두께의 비율 t8 I tlO은 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다. ^'

- ^{' '} 한편， 캐리어박의 매트면 또는 샤이니면의 표면조도는 약 3.0um 이하이며 A1층은 전해도금 또는 스퍼터링 (sputtering)을 통해 형성되고， 표면조도는 약 3.0um 이하이다.

또한, 캐리어박의 매트면 또는 샤이니면의 표면조도 (r5)와 상기 A1층의 표면조도 (r6)는，

r6 / r5 < 약 3.0

의 식을 만족한다. 상기 A1층의 표면조도와 캐리어박의 매트면 또는 사이니면의 표면조도의 비율 _r 6/r5이 약 3.0 이하의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r6/r5는 약 0， 0.1, 0.2， 0.3, 0.4, 0.5, 0.6， 0.7， 0.8, 0.9, 1.0， 1.1, 1.2, 1.3, 1.4, 1.5， 1.6, 1.7, 1.8， 1.9, 2.0, 2.1, 2.2, 2.3, 2.4,

45

SUBSTITUTE SHEET (RULE 26) RO/KR 2.5, 2.6, 2.7， 2.8, 2.9, 또는 3.0일 수 있다. 또한 상기 A1층의 표면조도와 캐리어박의 매트면 또는 샤이니면의 표면조도의 비율 r6/r5는 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다

Cu-Al 접착력 향상층 (44)은, A1층 (45)과 제 1 극박동박 (43) 사이 및 A1층 (45)과 제 2 극박동박 (46) 사이에 형성될 수 있으며， A1층 (45)의 알루미늄과 제 1 극박동박 ( ₄₃₎ 또는 제 ₂ 극박동박 ( ₄₆ )의 구리 간의 접착력을 향상시키기 위하여， 구리 또는 구리와 알루미늄의 중간물질로 형성될 수 있다.

거 11 극박동박과 A1층 사이 또는 게 2 극박동박과 A1층 사이의 ― 접착력 (p3)과 박리층의 접착력 (p4)은,

약 1 < p3 / p4 < 약 30.0

의 식을 만족한다. 제 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력과 박리층의 접착력의 비율 p3 / p4이 약 1에서 약 30.0의 범위로 구현됨으로써 보다 우수한 효과를 얻을 수 있다.

구체예에서， 상기 제 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력과 박리층의 접착력의 비율 p3 I p4는 약 1， 2, 3, 4， 5， 6, 7, 8, 9， 10, 11, 12， 13, 14， 15， 16， 17， 18, 19， 20， 21， 22， 23, 24, 25, 26， 27， 28, 29 또는 30일 수 있다. 또한， 상기 제 1 극박동박과 A1층 사이 또는 제 2 극박동박과 A1층 사이의 접착력과 박리층의 접착력의 비율 p3 / p4는 약 상기 수치 중 하나 이상 및 약 상기 수치 중 하나 이하의 범위일 수 있다.

46

SUBSTITUTE SHEET (RULE 26) RO/KR 도 16을 참조하면， 본 발명의 일 실시예에 따른 캐리어박 부착 극박동박 (50)은 확산방지층 (57) 및 산화방지층 (58)을 더 포함할수 있다.

구체적으로， 캐리어박 부착 극박동박 (50)은， 캐리어박 (51)， 확산방지층 (57)， 박리층 (52) , 산화방지층 (58)， 제 1 극박동박 (53) , Cuᅳ A1 접착력 향상층 (54) , A1층 (55) 및 제 2 극박동박 (56)이 순차적으로 적층되어 형성될 수 있다.

확산방지층 (57)과 산화방지층 (58)이 동일한 도금조건을 사용하여 형성되므로 실질적으로 동일한 조성을 가지며, 다만 확산방지층 (57)이 산화방지층 (58)에 비하여 금속 부착량이 증가하므로 더 두껍다.

상기 캐리어박 부착 극박동박 (50)에서 확산방지층 (57)이 존재함에 의하여 고온의 가공 환경에서도 캐리어박과 극박동박의 박리강도가 일정하게 낮은 값으로 유지됨에 의하여 이들의 박리가용이하다.

또한， 상기 캐리어박 부착 극박동박에서 확산방지층에 비하여 산화방지층의 두께가 얇아짐에 의하여 안정적인 박리강도， 산화방지층의 우수한 식각성 및 향상된 레이저 가공성을 동시에 구현할 수 있다.

또한， 상기 캐리어박 부착 극박동박 (50)에서 확산방지층 (57)과 산화방지층 (58)이 실질적으로 동일한 도금액을 사용할 수 있으므로 제조공정이 단순화될 수 있다.

상기 확산방지층 (57) 및 산화방지층 (58)은 Ni , Co , Fe , Cr , Mo , W, Al 및 P로 이루어진 군에서 선택된 하나 이상의 원소를 포함할 수 있다. 예를 들어,

47

SUBSTITUTE SHEET RULE 26 RO/KR 상기 확산방지층 및 산화방지층은 단일 금속층일 수 있고， 2종 이상의 금속의 합금층 또는 1종 이상의 금속산화물 층일 수 있다. 예를 들어， 단일 금속층을 형성하는 도금으로는， 니켈 도금， 코발트 도금， 철 도금， 알루미늄 도금 등이 사용될수 있다. 2원계 합금층을 형성하는 도금으로는， 니켈-코발트 도금， 니켈-철 도금， 니켈 -크롬 도금， 니켈-몰리브덴 도금， 니켈-텅스텐 도금， 니켈-동 도금， 니켈-인 도금， 코발트-철 도금， 코발트- 크롬 도금， 코발트-몰리브덴 도금， 코발트-텅스텐 도금， 코발트-동 도금, 코발트-인 도금 등이 사용될 수 있다. 3원계 합금층을 형성하는 도금으로는, 니켈ᅳ코발트-철 도금, 니켈-코발트 -크롬 도금， 니켈 -코발트-몰리브덴 도금, 니켈-코발트-텅스텐 도금, 니켈—코발트-동 도금， 니켈 -코발트-인 도금, 니켈-철- 크름 도금, 니켈-철-몰리브덴 도금， 니켈-철-텅스텐 도금， 니켈-철-동 도금， 니켈-철-인 도금， 니켈 _크롬 _몰리브덴 도금, 니켈 _크롬ᅳ텅스텐 도금， 니켈-크롬- 동 도금， 니켈-크롬-인 도금， 니켈 -몰리브덴-텅스텐 도금， 니켈-몰리브덴-동 도금， 니켈-몰리브덴―인 도금， 니켈 -텅스텐-동 도금， 니켈 -텅스텐-인 도금， 니켈-동-인 도금， 코발트-철 -크름 도금， 코발트ᅳ철-몰리브덴 도금， 코발트-철- 텅스텐 도금， 코발트-철-동 도금, 코발트-철-인 도금, 코발트-크롬-몰리브덴 도금， 코발트-크름-텅스텐 도금， 코발트-크롬-동 도금， 코발트-크름-인 도금, 코발트 -몰리브덴. -인 도금， 코발트 -¾스텐-동 도금， 코발트-몰리브덴-인 도금， 코발트 -텅스텐-동 도금， 코발트 -텅스텐-인 도금, 코발트-동-인 도금 등이 사용될 수 있다.

48

SUBSTITUTE SHEET (RULE 26) RO/KR 예를 들어， 상기 확산방지층 및 산화방지층은 Ni 및 P를 포함할수 있다. 또한， 산화물로는， 니켈 산화물， 코발트 산화물， 철 산화물， 크롬산화물， 몰리브덴 산화물， 텅스텐 산화물， 동산화물， 알루미늄 산화물， 인 산화물 등을 들 수 있다. 또한， 2종 이상의 상기 산화물의 흔합물 등이 사용될 수 있다.

또한, 단일 금속의 도금층， 합금 도금층 및 산화물 층에서 선택된 층을

2층 이상으로 형성시킬 수 있다.

상기 확산방지층은 상기 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하는 경우에 구리가 박리층으로 확산되는 것을 억제하는 역할을 할 수 밌다. 상기 확산방지층을 형성시키지 않고 캐리어박 부착 극박동박을 절연기판과 고온에서 프레스하면 캐리어박과 극박동박에서 구리가 박리층으로 확산되어 캐리어박과 극박동박 사이에 금속결합이 생성되어， 이들 사이에 강한 결합력으로 인해 캐리어박을 박리하는 것이 어려워질 수 있다.

이하 바람직한 실시예를 들어 본 발명을 상세히 설명하나， 이에 한정되는 것은 아니다.

(캐리어박부착 극박동박의 제조)

실시예 1

1. 캐리어박 준비

캐리어박의 표면조도는 1.5卿， 두께는 18 μ α 의 전해동박을 사용하였다.

2. 확산방지층 형성

하기 조건에서 Ni-P도금에 의한 확산방지층을 형성하였다.

49

SUBSTITUTE SHEET RULE 26 RO/KR Ni 농도: 15g/L, P농도 8g/L

pH 4.0

온도: 30 ^° C

전류밀도: 1.5 A/dm ²

도금시간: 2초

상기 조건에서 형성된 확산방지층의 부착량은 금속 (Ni ) 부착량 301 ug/dm ² 이었다.

3. 박리층 형성

하기 초건에서 Mo-Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L , Ni농도: 6.5g/L, Fe 농도: 3g/L, 구연산나트륨: 150g/L pH 10.2(암모니아수 30ml /L 첨가)

온도: 30 ^° C

전류밀도: 10 A/dm ²

도금시간: 7초

상기 조건에서 형성된 박리층의 부착량은 1.07mg/dm ² , 박리층의 조성은 Mo 60.55 중량 %， Ni 29.8 중량 %， Fe 5.99 중량 % 이었다.

4. 산화방지층 형성

하기 조건에서 Ni-P도금에 의한 산화방지층을 형성하였다.

Ni 농도: 15g/L , P농도 8g/L

pH 4.0

50

SUBSTITUTE SHEET (RULE 26) RO/KR 온도: 30 ^° C

전류밀도: 0.5A/dm ²

도금시간: 2초

상기 조건에서 형성된 산화방지층의 부착량은 금속 (Ni ) 부착량 30 ug/dm ² 이었다. ■

5. 제 1 극박동박 형성

하기 조건에서 제 1 극박동박을 형성하였다.

CuS0 ₄ -5H20: 300g/L, H ₂ S0 ₄ : 150g/L

ᅳ온도 : 30 ^° C ^"

전류밀도: 20A/dm ₂

도금시간: 25초

상기 조건에서 형성된 게 1 극박동박의 두께는 2 이었다.

6. Cu-Al 접착력 향상층의 형성

제 1 극박동박과 A1층 사이의 접착력을 향상시켜 주는 층으로， Cu의 두께는 0.03 jtzra로 형성하였다.

7. A1층 형성

와이어 접합층인 A1의 두께는 0.5 卿로 형성되며， 표면조도는 상기 캐리어박 조도와 동일한 1.5 을 갖도록 형성하였다.

8. 제 2 극박동박 형성

하기 조건에서 제 2 극박동박을 형성하였다.

51

SUBSTITUTE SHEET (RULE 26) RO/KR CuS0 ₄ -5H ₂ 0: 300g/L, ¾S0 ₄ : 150g/L

은도: 30 t

전류밀도: 20A/dm ²

도금시간: 5초

상기 조건에서 형성된 제 2 극박동박의 두께는 0.5 jMii 이었다.

실시예 2

A1층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

7. Α1 ^· 층의 ^■ 형성

와이어 접합층인 A1의 두께는 1.0 로 형성되며， 표면조도는 캐리어박 조도와 동일한 1.5 을 갖도록 형성하였다.

실시예 3

캐리어박 및 A1층을 아래와' 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시 하였다.

1. 캐리어박의 준비

캐리어의 표면조도는 3.0 ， 두께는 18 m 의 전해동박을 사용하였다. 7. A1층의 형성

와이어 접합층인 A1 두께는 0.5 로 형성， 표면조도는 캐리어박 조도와 동일한 3.0 을 갖도록 형성하였다.

실시예 4

52

SUBSTITUTE SHEET (RULE 26) RO/KR 박리층 및 Cu-Al 접착력 향상층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

하기 조건에서 M으 Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L , Ni농도: 6.5g/L , Fe농도: 3g/L, 구연산나트륨: 150g/L H 10.2(암모니아수 30ml /L 첨가)

온도: 30 ^° C

전류밀도: 18 A/dm ²

도금시 ^ᅵ 간: 7초 ^{_ "}

상기 조건에서 형성된 박리층의 부착량은 1.89mg/dm ² , 박리층의 조성은

Mo 51.99 중량 %， Ni 38.8 중량%， Fe 5.55 증량 % 이었다.

6. Cu-Al 접착력 향상층 형성

제 1 극박동박과 A1층 사이의 접착력을 향상시켜 주는 층으로， Cu의 두께는 0. 1 uni로 형성하였다.

비교예 1

박리층을 아래와 같이 변경한 것을 제외하고는 실시예 1과 동일한 조건으로 실시하였다.

3. 박리층 형성

하기 조건에서 Mo— Ni-Fe 도금에 의한 박리층을 형성하였다.

Mo 농도: 20g/L, Ni 농도: 6.5g/L, Fe 농도: 3g/L , 구연산나트륨: 150g/L

53

SUBSTITUTE SHEET (RULE 26) RO/KR H 10.2 (암모니아수 30m 1 /L 첨가)

온도: 30 °C

전류밀도: 3 A/dm ²

도금시간: 7초

5 상기 조건에서 형성된 박리층의 부착량은 0 .31mg/dm ² , 박리층의 조성은

Mo 23.42 중량 %， Ni 69.81 증량%， Fe 2. 55 증량 % 이었다.

비교예 2

박리층， Cu-Al 접착력 향상층 및 A 1층을 아래와 같이 변경한 것을 - - - 쩨외하고는 실시예 1과 동일한 조건으로 실시하였다. 10 3 . 박리층 형성

박리층의 부착량을 0.89mg/dm ² 로 형성하였다.

6 . Cu-Al 접착력 향상층 형성

Cu-Al 접착력 향상층의 접착력은 8 정도로 제작하였다.

. 7. A1층 형성

15 A1층의 두께를 0.4 로 형성하고， 표면조도는 1.5 을 갖도록 형성하였다.

이하， 표 3을 참조로 실시예 1 내지 4 , 비교예 1 및 2의 박리강도， A1층의 표면조도 및 와이어를 통한 반도체칩과의 접합성에 대하여 설명하기로 한다. 20 [표 3]

54

SUBSTITUTE SHEET (RULE 26) RO/KR

ύ: 매우양호

ο : 양호

X： 불량

박리강도 및 A1층 접합성

실시예 1의 경우， A1층 위아래의 동층과의 박리강도는 매우 양호 하였으며， 특히 CCL화를 시킨 후 A1층과 극박동박층의 접착력이 우수하였다. 실시예 2 및 3의 경우 A1층과 캐리어의 박리강도는 매우 양호하였으며， 실시예 4의 경우 극박동박과 캐리어의 박리강도는 부착량이 높아 극박동박과 캐리어 사이의 박리강도가 저하되는 문제가 발생하였다.

비교예 1의 경우， A1층과 캐리어의 박리강도는 부착량이 낮아 극박동박층과 캐리어가 박리되지 않는 문제가 발생하였으며， 박리층은

55

SUBSTITUTE SHEET (RULE 26) RO/KR 양호하였으나， M과 극박동박 사이의 접착력이 약해 A1층의 들뜸 현상이 발생하였다.

A1층의 표면조도

실시예 1 , 2 및 4의 경우， A1충의 표면 조도가 낮아 에칭레이트가 우수하여 회로 형성 시 파인패턴을 얻을 수 있었으나, 실시예 3의 경우, A1층의 표면조도가 높아 실시예 1， 2 보다 에칭레이트가 저하되었으며 회로 형성 시 원하는 파인패턴을 얻을 수 없었다.

비교예 1의 경우 상기의 처리로 실시하였을 때. A1층의 표면 조도는 낮아 데칭레이트가 ^" 우수하여 회로 형성—시 파인패턴을 얻을 수 있었으나， 비교예 2의 경우, A1층과 극박동박 사이의 접착력이 약해 M층의 들뜸 현상으로 인해 회로 에칭액의 데미지를 받아 원하는 형상의 회로를 얻을 수 없었다.

와이어를 통한 반도체첩과의 접합성

실시예 1 내지 4의 경우， 상기 캐리어박 부착 극박동박을 이용하여 반도체 substrate를 제작하고 반도체칩과 직경 25-70 의 와이어 (금， 알루미늄 등)를 이용하여 전기적으로 연결하였을 때 A1층과 와이어 사이의 본딩접착성 또한 우수하였다.

비교예 1의 경우, 캐리어박 부착 극박동박은 박리가 되지 않아 반도체 substrate는 제작할 수 없었으며， 비교예 2의 경우， A1층과 극박동박상의 박리로 인해 반도체 substrate는 제작할 수 없었다.

56

SUBSTITUTE SHEET (RULE 26) RO/KR 상기에서는 본 발명에 따른 실시예를 기준으로 본 발명의 구성과 특징을 설명하였으나 본 발명은 이에 한정되지 않으며， 본 발명의 사상과 범위 내에서 다양하게 변경 또는 변형할 수 있음은 본 발명이 속하는 기술분야의 당업자에게 명백한 것이며， 따라서 이와 같은 변경 또는 변형은 첨부된 특허청구범위에 속함을 밝혀둔다.

57

SUBSTITUTE SHEET (RULE 26) RO/KR