Beschreibung

Die Anmeldung betrifft eine Vorrichtung und ein Verfahren zur Implementierung von ein oder mehreren logischen Operationen, und, im Speziellen, einen memristor-basierten Volladdierer und Verfahren zu deren Betrieb. Speziell betrifft die Anmeldung einen (N+M)- Bit-Volladdierer mit Memristoren und den Betrieb des (N+M)-Bit-Volladdierers.

Die Datenmenge und die Geschwindigkeit, mit der neue Daten generiert werden, nimmt auch aufgrund neuer mobiler Geräte und der Vielzahl mit dem Internet verbundener Sensoren täglich zu (siehe [1]).

In Zeiten von „Big Data“ erfordert ein Computer daher einen äußerst geringen Stromverbrauch und eine hocheffiziente Datenverarbeitung auf geringer Fläche, um den Herausforderungen zu begegnen, die sich aus Informationsressourcen ergeben, die durch ein hohes Volumen, eine hohe Geschwindigkeit und eine große Datenvielfalt gekennzeichnet sind (siehe [2]).

In den letzten 50 Jahren hat sich die Halbleiter-Technologie nach Moores Gesetz entwickelt (siehe [3]). Mit dem technologischen Wachstum enthalten heutige Chips fast eine Milliarde MOSFETs mit Abmessungen von jeweils einigen zehn Nanometern (siehe [4]). Darüber hinaus wird erwartet, dass die traditionellen Halbleiter-Materialien in naher Zukunft an ihre physikalischen Grenzen stoßen, was bedeutet, dass neue Materialien und Computerarchitekturen für die aufkommende Nanoelektronik zur Datenverarbeitung, beispielsweise der vier Grundrechenoperationen Addition, Subtraktion, Multiplikation und Division, erforderlich sind (siehe [5], [6]).

Im Stand der Technik beruht die Durchführung der vier Grundrechenoperationen auf der Anwendung von Logikoperationsschritten und von Schritten zum Speichern von Zwischenergebnissen auf die beiden zu verknüpfenden Bitfolgen N und M. Wie bekannt werden die beiden Bitfolgen durch N + M in der Addition miteinander verknüpft.

Mittels Memristoren können Logikoperationsschritte ausgeführt werden. Ferner können Memristoren außerdem zum Speichern von Zwischenergebnissen verwendet werden. Lehtonen et al. (siehe [7]) haben ein Addiererkonzept gezeigt, bei dem die Addition unter Verwendung von Memristoren durch eine Reihe von sequentiellen Berechnungen unter Emulierung von Logik-Rechenoperationen durchgeführt werden kann. Das in [7] vorgestellte Schema eines N-Bit-Volladdierers erfordert 3N + 5 Einzelmemristoren und 88N + 48 Zyklen.

Kvatinsky et al. (siehe [8]) haben zwei verbesserte Entwürfe eines N-Bit-Volladdierers unter Verwendung einer spezifischen Modifikation der Crossbar-Arraystruktur eingeführt, nämlich einen parallelen und einen seriellen N-Bit-Volladdierer. Bei diesem Ansatz benötigt der Paralleladdierer 9 N Einzelmemristoren und 5 N + 18 Zyklen und der Reihenaddierer 3 N + 3 Einzelmemristoren und 29 N Zyklen.

Siemon et al. (siehe [9]) haben zwei neue, weiter modifizierte Varianten von N-Bit- Volladdierern vorgestellt, die einen auf GRS (Complementary Resistive Switching) basierenden Memristor als Einzelmemristor verwenden. Die erste Variante ist ein Vorberechnungsaddierer (PC-Addierer), welcher 2 (N + 1) CRS-Einzelmemristoren und 2 (N + 1) + 2 Zyklen erfordert, die von mehr Wortleitungen in verschiedenen Kreuzschienenarrays ausgeführt werden müssen. Der zweite Variante ist ein Toggle-Cell- Addierer (TC-Addierer), der weniger Geräte (N + 2), aber mehr Zyklen (4N + 5) benötigt. Um die XOR-Funktion zu realisieren, erfordert die Summenoperation in ihrem Ansatz einen Schreibzyklus mehr als die Übertragoperation, und die Ausgabe der Übertragoperation muss ausgelesen werden und dient als Eingabevariable für den zweiten Schreibzyklus der Summenoperation, wobei erfordert mehr Schritte zum Ausführen. Darüber hinaus ist die Lesevorspannung dieselbe wie bei der Initialisierung und durch Beobachtung von Stromspitzen unter der Lesevorspannung, um den Wert der Ausgabe zu erkennen. Beim destruktiven Lesezyklus müssen die ausgelesenen Informationen im TC-Addierschema in die Zelle zurückgeschrieben werden. Hierdurch ist eine hohe Anzahl Rechenschritt erforderlich.

Wie in [10] gezeigt, ist die Leistungssteigerung moderner Computerchips aufgrund der unterschiedlichen erreichbaren Geschwindigkeiten des Prozessors und Speichers erheblich einschränkt. Ferner wurde in [11] dargestellt, dass die Leistung der Computerchips darüber hinaus weiter beschränkt ist, da immer mehr Transistoren pro Fläche auf einem Computerchip untergebracht werden. Hier setzt In-Memory-Computing (IMC) (siehe [12]) an, da beim IMC relativ wenig Daten zwischen Prozessor und Speicher ausgetauscht werden müssen.

Memristoren mit geringem Stromverbrauch (siehe [13]), ausgezeichneter Skalierbarkeit (siehe [14]), schneller Schaltgeschwindigkeit (siehe [15]) und hoher Lebensdauer und Haltbarkeit (siehe [16]) bieten die Möglichkeit, IMC und eine Stateful Logic-Technik zu entwickeln, die auf In-Memory-Computing-Lösungen abzielt.

Zu den beliebten IMC-Logikfamilien gehören die Memristor-Logik für Material Implication (IMPLY) (siehe [17]) und die Memristor Aided Logic (MAGIC) (siehe [18]).

Der Hauptnachteil der memristiven IMPLY-Logik ist die Notwendigkeit, lange Sequenzen zustandsbehafteter Logikoperationen durchzuführen, um eine gegebene Boolesche Funktion zu synthetisieren. Der praktische Nutzen des memristiven IMPLY- Logikentwurfsschemas erfordert daher, dass Operationen so parallel wie möglich werden, um das Latenzproblem zu kompensieren. Auf der anderen Seite ist im Fall der MAGIC- Logikfamilie die Logikoperation durch die Topologie der Logikschaltung bestimmt. Sollen diese durch die Eingangs- und Ausgangs-Elektroden getrennt gesteuert werden, muss man die Eingangs- und Ausgangs-Elektroden zuerst in den spezifischen Widerstandszustand initialisieren. Regelmäßige logische Operation, bei denen die Initialisierungsoperationen für jede Eingangs- und Ausgangs-Elektrode durchgeführt werden müssen, führen dabei zu großer Latenz, großer Bereichsgröße und hohem Stromverbrauch.

Aufgabe der Erfindung ist es, verbesserte Konzepte zur Implementierung von ein oder mehreren logischen Operationen bereitzustellen.

Die Aufgabe wird gelöst durch eine Vorrichtung nach Anspruch 1 , durch ein Verfahren nach Anspruch 15 und durch ein Computerprogramm nach Anspruch 16.

Eine Vorrichtung zur Implementierung von ein oder mehreren logischen Operationen gemäß einer Ausführungsform wird bereitgestellt. Jede der ein oder mehreren logischen Operationen weist ein oder mehrere binäre Eingangsvariablen auf und weist abhängig von der implementierten logischen Operation und abhängig von den ein oder mehreren binären Eingangsvariablen einen binären Ausgangswert auf. Die Vorrichtung umfasst ein oder mehrere schaltbare Elemente. Die Vorrichtung ist ausgebildet, Schreiboperationen und Leseoperationen durchzuführen. Dabei ist die Vorrichtung ausgebildet, jede der Schreiboperationen derart durchzuführen, dass an ein schaltbares Element der ein oder mehreren schaltbaren Elemente eine Schreib-Vorspannung angelegt wird, die das schaltbare Element abhängig von der Schreib-Vorspannung in einen ersten Zustand schaltet oder aber in einen zweiten Zustand schaltet, der von dem ersten Zustand verschieden ist. Ferner ist die Vorrichtung ausgebildet, jede der Leseoperationen derart durchzuführen, dass an ein schaltbares Element der ein oder mehreren schaltbaren Elemente eine Lese-Vorspannung angelegt wird, um zu bestimmen, ob das schaltbare Element in einen ersten Zustand geschaltet ist oder in den zweiten Zustand geschaltet ist. Die Vorrichtung ist ausgebildet, für jede binäre Eingangsvariable der ein oder mehreren binären Eingangsvariablen von jeder der ein oder mehreren binären Operationen, die Schreib-Vorspannung von wenigstens einer der Schreiboperationen abhängig von dieser binären Eingangsvariablen zu wählen. Des Weiteren ist die Vorrichtung ausgebildet, den binären Ausgangswert von jeder der ein oder mehreren logischen Operationen durch Anlegen der Lesespannung einer der Leseoperationen abhängig von dem Zustand zu bestimmen, in den das schaltbare Element der ein oder mehreren schaltbaren Elemente geschaltet ist, an das die Lesespannung angelegt wird.

Des Weiteren wird ein Verfahren zur Implementierung von ein oder mehreren logischen Operationen gemäß einer Ausführungsform bereitgestellt. Jede der ein oder mehreren logischen Operationen ein oder mehrere binäre Eingangsvariablen aufweist und abhängig von der implementierten logischen Operation und abhängig von den ein oder mehreren binären Eingangsvariablen einen binären Ausgangsweil aufweist. Das Verfahren umfasst, Schreiboperationen und Leseoperationen durchzuführen. Jede der Schreiboperationen wird derart durchgeführt, dass an ein schaltbares Element von ein oder mehreren schaltbaren Elementen eine Schreib-Vorspannung angelegt wird, die das schaltbare Element abhängig von der Schreib-Vorspannung in einen ersten Zustand schaltet oder aber in einen zweiten Zustand schaltet, der von dem ersten Zustand verschieden ist. Jede der Leseoperationen wird derart durchgeführt, dass an ein schaltbares Element der ein oder mehreren schaltbaren Elemente eine Lese-Vorspannung angelegt wird, um zu bestimmen, ob das schaltbare Element in einen ersten Zustand geschaltet ist oder in den zweiten Zustand geschaltet ist. Für jede binäre Eingangsvariable der ein oder mehreren binären Eingangsvariablen von jeder der ein oder mehreren binären Operationen, wird die Schreib- Vorspannung von wenigstens einer der Schreiboperationen abhängig von dieser binären Eingangsvariablen gewählt. Der binäre Ausgangswert von jeder der ein oder mehreren logischen Operationen wird durch Anlegen der Lesespannung einer der Leseoperationen abhängig von dem Zustand bestimmt, in den das schaltbare Element der ein oder mehreren schaltbaren Elemente geschaltet ist, an das die Lesespannung angelegt wird.

Ferner wird ein Computerprogramm mit einem Programmcode zur Durchführung des oben beschriebenen Verfahrens gemäß einer Ausführungsform bereitgestellt.

In Ausführungsformen wird für (N+M)-Bit-Volladdierer auf der Basis von Memristoren die Zahl der Einzel-Memristoren und die Zahl der Zyklen reduziert. Erfindungsgemäße Konzepte für (N+M)-Bit-Volladdierer werden bereitgestellt.

In Ausführungsformen wird die Verwendung von (N+M)-Bit-Volladdierern auf der Basis von elektroformierungsfreien CRS (Complementary Resistive Switch)-Memristoren mit einer zerstörungsfreien Auslese erläutert. Beispielhaft wird im Folgenden das (N+M)-Bit- Volladdierer-Konzept vorgestellt. Unter Verwendung dieses Konzepts kann ein (N+M)-Bit- Volladdierer realisiert werden, indem nur ein Schreibzyklus und ein Lesezyklus für jede Summe und jedes Übertragsbit (bei der Initialisierung der Vorrichtung) verwendet werden. In unserem neu eingeführten Schema benötigen wir nur 2N + 2 Zyklen für die N-Bit- Addition, obwohl es die gleiche Anzahl von Bausteinen (N + 2) erfordert wie das TC- Addierschema von Siemon et al. [9], Darüber hinaus sind die Lesezyklen zerstörungsfrei und von den Schreibzyklen trennbar. Daher können der Lesezyklus und der Schreibzyklus gleichzeitig ausgeführt werden.

Bevorzugte Ausführungsformen finden sich in den abhängigen Ansprüchen.

Nachfolgend werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.

In den Zeichnungen ist dargestellt:

Fig. 1 zeigt eine Vorrichtung zur Implementierung von ein oder mehreren logischen

Operationen gemäß einer Ausführungsform.

Fig. 2 zeigt einen beispielhaften Aufbau eines Memristors mit einer BFO-

Doppelschichtstruktur gemäß einer Ausführungsform. Fig. 3 zeigt eine Strom-Spannungs-Charakteristik zu dem beispielhaften Memristor der Fig. 2 gemäß einer Ausführungsform.

Fig. 4 zeigt die nutzbaren Widerstände zu dem beispielhaften Memristor der Fig. 2 gemäß einer Ausführungsform.

Fig. 5 zeigt die Wahrheitstabelle eines Volladdierers gemäß einer

Ausführungsform, der Übertrags- und Summenoperationen umfasst.

Fig. 6 zeigt eine vereinfachte schematische Schaltung für einen 1 -Bit-Volladdierer unter Verwendung von drei Memristoren gemäß einer Ausführungsform.

Fig. 7 zeigt Berechnungszyklen eines 1-Bit-Volladdierers gemäß einer

Ausführungsform für jeden der drei Memristoren der Fig. 6.

Fig. 8 zeigt einen Aufbau eines 1 -Bit-Volladdierers gemäß einer Ausführungsform.

Fig. 9 zeigt ein Zyklusablaufdiagramm eines (N+N)-Bit-Volladdierers.

Fig. 10 zeigt einen Vergleich der benötigten Anzahl von Memristoren einer Ausführungsform gegenüber der benötigten Anzahl von Memristoren bei Logik-Computing mit Einzel-Memristoren.

Fig. 1 zeigt eine Vorrichtung zur Implementierung von ein oder mehreren logischen Operationen gemäß einer Ausführungsform. Jede der ein oder mehreren logischen Operationen weist ein oder mehrere binäre Eingangsvariablen auf und weist abhängig von der implementierten logischen Operation und abhängig von den ein oder mehreren binären Eingangsvariablen einen binären Ausgangswert auf.

Die Vorrichtung umfasst ein oder mehrere schaltbare Elemente 111, 112.

Die Vorrichtung ist ausgebildet, Schreiboperationen und Leseoperationen durchzuführen.

Dabei ist die Vorrichtung ausgebildet, jede der Schreiboperationen derart durchzuführen, dass an ein schaltbares Element der ein oder mehreren schaltbaren Elemente 111 , 112 eine Schreib-Vorspannung angelegt wird, die das schaltbare Element abhängig von der Schreib-Vorspannung in einen ersten Zustand schaltet oder aber in einen zweiten Zustand schaltet, der von dem ersten Zustand verschieden ist.

Ferner ist die Vorrichtung ausgebildet, jede der Leseoperationen derart durchzuführen, dass an ein schaltbares Element der ein oder mehreren schaltbaren Elemente 111, 112 eine Lese-Vorspannung angelegt wird, um zu bestimmen, ob das schaltbare Element in einen ersten Zustand geschaltet ist oder in den zweiten Zustand geschaltet ist.

Die Vorrichtung ist ausgebildet, für jede binäre Eingangsvariable der ein oder mehreren binären Eingangsvariablen von jeder der ein oder mehreren binären Operationen, die Schreib-Vorspannung von wenigstens einer der Schreiboperationen abhängig von dieser binären Eingangsvariablen zu wählen.

Des Weiteren ist die Vorrichtung ausgebildet, den binären Ausgangswert von jeder der ein oder mehreren logischen Operationen durch Anlegen der Lesespannung einer der Leseoperationen abhängig von dem Zustand zu bestimmen, in den das schaltbare Element der ein oder mehreren schaltbaren Elemente 111, 112 geschaltet ist, an das die Lesespannung angelegt wird.

Gemäß einer Ausführungsform kann die Vorrichtung z.B. ausgebildet sein, bei einer der Schreiboperationen entweder ein schaltbares Element der ein oder mehreren schaltbaren Elemente 111 , 112 in den ersten Zustand zu schalten, indem die Schreib-Vorspannung mit einem ersten Schreib-Spannungswert an das schaltbare Element angelegt wird, oder das schaltbare Element in den zweiten Zustand zu schalten, indem die Schreib-Vorspannung mit einem zweiten Schreib-Spannungswert, der von dem ersten Spannungswert verschieden ist, an das schaltbare Element angelegt wird.

In einer Ausführungsform kann die Vorrichtung z.B. ausgebildet sein, bei einer der Leseoperationen die Lese-Vorspannung an ein schaltbares Element der ein oder mehreren schaltbaren Elemente 111, 112 mit einem ersten Lese-Spannungswert anzulegen oder mit einem zweiten Lese-Spannungswert anzulegen, der von dem ersten Lese-Spannungswert verschieden ist, und wobei die Vorrichtung ausgebildet ist, abhängig von der Lese- Vorspannung und von einem Widerstandswert des schaltbaren Elements zu bestimmen, ob das schaltbare Element in den ersten Zustand oder in den zweiten Zustand geschaltet ist. Gemäß einer Ausführungsform kann die Vorrichtung z.B. ausgebildet sein, zu bestimmen, dass das schaltbare Element z.B. in den ersten Zustand geschaltet wurde, wenn der Widerstandswert in einem ersten Wertebereich liegt und die Lese- Vorspannung mit dem ersten Lese-Spannungswert angelegt wurde, oder wenn der Widerstandswert in einem zweiten Wertebereich liegt, wobei der zweite Wertebereich und der erste Wertebereich überschneidungsfrei sind, und die Lese- Vorspannung mit dem zweiten Lese-Spannungswert angelegt wurde, und zu bestimmen, dass das schaltbare Element z.B. in den zweiten Zustand geschaltet wurde, wenn der Widerstandswert in dem ersten Wertebereich liegt und die Lese- Vorspannung mit dem zweiten Lese-Spannungswert angelegt wurde, oder wenn der Widerstandswert dem einem zweiten Wertebereich liegt und die Lese- Vorspannung mit dem ersten Lese-Spannungswert angelegt wurde.

In einer Ausführungsform kann jedes der ein oder mehreren schaltbaren Elemente 111 , 112 z.B. ein Memristor sein.

Gemäß einer Ausführungsform kann jedes der ein oder mehreren schaltbaren Elemente 111 , 112 z.B. Yttrium-Manganoxid aufweisen.

In einer Ausführungsform kann z.B. jedes der ein oder mehreren schaltbaren Elemente 111, 112 Bismut-Ferrit und/oder mit Titan dotiertes Bismut-Ferrit aufweisen.

Gemäß einer Ausführungsform kann die Vorrichtung des Weiteren z.B, ein oder mehrere Multiplexer aufweisen, wobei jeder der ein oder mehreren Multiplexer ausgebildet ist, entweder die Schreib-Vorspannung einer der Schreiboperationen oder die Lese- Vorspannung einer der Leseoperationen an eines der ein oder mehreren schaltbaren Elemente 111, 112 anzulegen. ln einer Ausführungsform kann die Vorrichtung als die ein oder mehreren schaltbaren Elemente 111, 112 z.B. zwei oder mehr schaltbare Elemente aufweisen. Gemäß einer Ausführungsform kann die Vorrichtung als die zwei oder mehr schaltbare Elemente z.B. genau drei schaltbare Elemente aufweisen.

In einer Ausführungsform kann wenigstens eine der ein oder mehreren logischen Operationen als die ein oder mehreren binären Eingangsvariablem z.B. zwei oder mehr binäre Eingangsvariablen aufweisen.

Gemäß einer Ausführungsform kann die Vorrichtung z.B. ausgebildet sein, bei wenigstens einer der Schreiboperationen die Schreib-Vorspannung abhängig von dem Zustand, in den eines der ein oder mehreren schaltbaren Elemente 111, 112 geschaltet ist, und der von der Vorrichtung bei einer vorangegangenen Leseoperation bestimmt wurde, zu wählen.

In einer Ausführungsform kann die Vorrichtung z.B. zur Implementierung von zwei oder mehreren logischen Operationen ausgebildet sein.

Gemäß einer Ausführungsform kann die Vorrichtung z.B. einen Volladdierer implementieren, indem eine erste der zwei oder mehreren logischen Operationen eine Summenoperation implementiert und indem eine zweite der zwei oder mehreren logischen Operationen eine Obertragoperation implementiert.

Nachfolgend werden spezielle Ausführungsbeispiele der Erfindung erläutert.

Im Folgenden wird nun zunächst eine beispielhafte Funktionsweise eines Memristors in einem beispielhaften Anwendungsfall unter Bezugnahme auf die Fig. 2, Fig. 3 und Fig. 4 erläutert, insbesondere unter Bezugnahme auf die dort gezeigte BFO- Doppelschichtstruktur der Fig. 2 mit der dazugehörigen IV-Charakteristik, dargestellt in Fig. 3. Die nutzbaren Widerstände des Einzelmemristors sind in Fig. 4 gezeigt.

Im Einzelnen zeigt Fig. 2 eine schematische Darstellung der BFTO / BFO- Doppelschichtstruktur (BFO steht für Bismut-Ferrit: BiFeO ₃ ; BFTO steht für mit Titan dotiertem Bismut-Ferrit: Bi(Fe:,Ti)O ₃ ) und der elektrischen Messkonfiguration.

Fig. 3 zeigt eine Strom-Spannungs-Charakteristik für den BFTO/BFO-Doppelschicht- Memristor der Fig. 2 mit einem ca. 600 nm dicken BFO-Dünnfilm und einer Kontaktfläche von 0,045 mm ² . Der Doppelschicht-Memristor kann durch Anlegen einer positiven Schreibvorspannung Vwrite = 5 V in den Zustand PLRS, NHRS initialisiert werden, wohingegen er durch negative Schreibvorspannung V _write = -5 V in den Zustand PHRS, NLRS initialisiert werden kann.

Der sequentielle Einsatz der Vorspannung mit den entsprechenden Zweischicht- Memristoren ist derart ausgelegt, dass der Addierer mit weniger Memristoren und weniger Betriebszyklen realisiert werden kann (weniger Leistung und weniger Platz für Chips wird benötigt), als dies mit Stand der Technik für Addieroperationen nötig wäre. (Was Leitung und Platz für Chips betrifft, sind Addierlösungen, die auf Memristor Technologie beruhen, deutlich besser der Einsatz von CMOS Technologie, und die erfindungsgemäßen Lösungen steilen gegenüber dem Stand der Technik verbesserte Addierlösungen bereit.)

Fig. 4 zeigt Realisierungen von Widerstandszuständen und die Polaritäten der angelegten Schreib- und Lesevorspannung.

So stellt Fig. 2 ein Ausführungsbeispiel für die Einzelmemristoren eines (N+N)- Volladdierers mit eine BFO-Doppelschichtstruktur dar, eine beispielhafte IV-Charakteristik hierzu ist in Fig. 3 gezeigt, und beispielhafte, nutzbare Widerstände des Einzelmemristors sind in Fig. 4 gezeigt.

Der Einzelmemristor der Fig. 2 hat mindestens zwei Widerstandszustände, beispielsweise einen niederohmigen Zustand (LRS) und einen hochohmigen Zustand (HRS). Die Widerstandszustände können durch positive Schreibvorspannung (5 V) und negative Schreibvorspannung (-5 V) eingestellt und zurückgesetzt werden. Bei einer positiven Schreibvorspannung werden das LRS und das HRS durch eine positive Lesevorspannung und eine negative Lesevorspannung ausgelesen, die als PLRS (positiver niederohmiger Zustand) bzw. NHRS (negativer hochohmiger Zustand) abgekürzt werden. Andernfalls werden bei negativer Schreibvorspannung LRS und HRS durch eine negative Lesevorspannung und eine positive Lesevorspannung ausgelesen, die als NLRS (negativer niederohmiger Zustand) bzw. PHRS (positiver hochohmiger Zustand) abgekürzt werden.

Die Beziehungen der Widerstandszustände und der Polaritäten der angelegten Schreib- und Lesevorspannung sind in Fig. 4 beschrieben, die wie folgt zusammengefasst werden können: Wenn die Polaritäten der Schreib- und Lesevorspannung gleich sind, zeigt die BFTO-Vorrichtung einen niedrigen Widerstand, PLRS oder NLRS, sonst zeigt es hohe Beständigkeit PHRS, NHRS. Mit dem nichtflüchtigen ohmschen Schaltverhalten können alle 16 Booleschen Logikfunktionen in drei Logikzyklen von einem einzigen BFTO-Baustein realisiert werden (siehe hierzu auch [19]).

In Ausführungsformen wird eine Volladdiererlogik mit BFTO-Komplementärschaltern unter Verwendung nur eines einzelnen Schreib- und Lesezyklus bereitgestellt.

Die tatsächliche Polarität und Amplitude der angelegten Schreibvorspannung werden durch das Potential der oberen Elektrode (T1) und der unteren Elektrode (T2) des Widerstandsschalters bestimmt.

Beispielsweise kann die obere Elektrode (T1) als Referenz für die Vorspannung, die an das Gerät angelegt wird, angesehen werden. Dies kann so beispielsweise bei einem Addierer gemäß, einer Ausführungsform vorgesehen sein.

Wenn das Potential der oberen Elektrode höher als das der unteren Elektrode ist, kann dies als positive Spannung angesehen werden, die an das Gerät angelegt wird. Wenn andernfalls das Potential der unteren Elektrode ein höheres Potential aufweist, kann dies als negative Spannung angesehen werden, die an das Gerät angelegt wird.

Zu beachten ist, dass wenn die obere Elektrode und die untere Elektrode dasselbe Potenzial aufweisen, am Gerät keine Potenzialdifferenz besteht, d.h. am Gerät würde keine tatsächliche Spannung anliegen.

Wie oben erwähnt, ist der Widerstandszustand des Geräts entweder ein (PLRS, NHRS) - Zustand oder ein (PHRS, NLRS) -Zustand, der mit "1" bzw. "0" belegt werden kann.

Mit anderen Worten: Es kommt auf die Schreibvorspannung an: Ist z.B. an die obere Elektrode höheres Potential als an der unteren Elektrode angelegt (Interpretation z.B. „1“), führt das zu PLRS (bei positiver Lesevorspannung) oder zu NHRS (bei negativer Lesevorspannung). Ist z.B. an die obere Elektrode niedrigeres Potential als an der unteren Elektrode angelegt (Interpretation z.B. „0“), führt das zu PHRS (bei positiver Lesevorspannung) oder zu NLRS (bei negativer Lesevorspannung). Es können der positiven (Schreib-)Vorspannung und der negativen (Schreib-)Vorspannung die Werte „1“ bzw. „0“ zugewiesen werden. Während des Schreibzyklus wird der Widerstandszustand des Geräts durch Anlegen einer Schreibvorspannung umgeschaltet oder behält seinen Anfangszustand bei. Entsprechend den Beziehungen von Zustand und Schreibvorspannung in Fig. 4 kann der Widerstandszustand "1" oder "0" nur durch negative Schreibvorspannung und positive Schreibvorspannung entsprechend der umgekehrten Logik "0" oder "1" umgeschaltet werden. Daher kann z.B. das Ergebnis des Schreibzyklus durch T1, T2 und den Anfangszustand definiert werden, die als Adress-Ports von Eingangsvariablen in Schreibzyklen betrachtet werden können.

Beispielsweise wird in einer Ausführungsform, wenn in einem Zyklus eine positive Schreibvorspannung anliegt (PLRS, NHRS), dies als ein erster Bitwert interpretiert (z.B. als „1“), und wenn stattdessen in dem Zyklus eine negative Schreibvorspannung anliegt (PHRS, NLRS), dies als ein zweiter Bitwert interpretiert (z.B. als „0“), der von dem ersten Bitwert verschieden ist.

Nachfolgend wird das Funktionsprinzip eines n-Bit-Volladdierers unter Verwendung eines Doppelschicht-BFO-Memristors gemäß spezieller Ausführungsformen dargestellt.

Dabei zeigt Fig. 5 die Wahrheitstabelle eines Volladdierers, der Übertrags- und Summenoperationen umfasst, wobei die Anfangszustände für zwei Operationen und die Logikwerte für die obere Elektrode und die untere Elektrode in zwei Operationen dargestellt sind. Die Lesevorspannung wird mit "1" oder "0" entsprechend der positiven Lesevorspannung bzw. der negativen Lesevorspannung belegt, ln den C.W Spalten sind Schreibzyklen, in den C.R Spalten sind Lesezyklen dargestellt.

Eine Volladdierer-Logikoperation besteht aus einer Übertragsoperation und einer Summenoperation. Fig. 5 zeigt die Wahrheitstabellen der Übertrags- und Summenoperation im (N+N)-Volladdierer auf der Basis von eiektroformierungsfreien CRS (Complementary Resistive Switch)-Memristoren mit einer zerstörungsfreien Auslese. Die Eingangsvariable c, wird als Ausgangszustand vor dem Schreibzyklus in das Gerät programmiert. Während des Schreibzyklus werden für die Übertragsoperation die Eingangsvariablen pi und die Negation von an T1 bzw. T2 gegeben. Das Übertragsbit Ci _+i wird berechnet und als Widerstandszustand im Gerät gespeichert. Für den Summenbetrieb werden die Eingangsvariablen pi und c, in T1 bzw. T2 programmiert. Nach dem Schreibzyklus wird der Zwischenzustand s _i ' im Gerät gespeichert. Die Ausgabe der Logikoperation mit BFO-Vorrichtungen kann durch eine andere Variable definiert werden, nämlich Lesevorspannung. Wie oben erwähnt, zeigt die BFTO- Vorrichtung, wenn die Polaritäten der Schreib- und Lesevorspannung gleich sind, einen niedrigen Widerstand (PLRS oder NLRS) als Ausgang, andernfalls zeigt sie einen hohen Widerstand (PHRS, NHRS) als Ausgang. Beim Obertragsbetrieb ist zum Auslesen von q _+i die Lesevorspannung zur oberen Elektrode immer positiv (+ 2,5 V). Um das Anlegen einer positiven Vorspannung an T1 zu implementieren, können wir T2 eine negative Vorspannung (-2,5 V) bereitstellen, daher kann die Lesevorspannung nur durch die untere Elektrode implementiert werden. Wenn für Summenoperationen der Anfangszustand ci ein Zustand "0" ist, wird die Lesevorspannung als Eingangsvariable betrachtet, wobei die positive Vorspannung und die negative Vorspannung der logischen "1" bzw. "0" entsprechen; Wenn der Anfangszustand C _i ein "1" -Zustand ist, wird die Lesevorspannung als Eingangsvariable qi angesehen. Diese bedingte Lesevorspannung kann durch zwei einfache Multiplexer im Schaltungsdesign realisiert werden. Ähnlich wie beim Übeitragsvorgang kann die Lesevorspannung auch durch Anlegen einer Vorspannung mit umgekehrter Polarität an die Bodenelektrode implementiert werden. Daher wird die Vorspannung " q _i " an T2 angelegt, während C _i gleich "0" ist, die Vorspannung wird an T2 angelegt, während q gleich "1" ist.

Die Lesevorspannung für alle Logikoperationen kann an die untere Elektrode angelegt werden, und die Amplitude der Lesevorspannung entspricht der Hälfte der Schreibvorspannung. Dann können die Lesezyklen und Schreibzyklen mit unserem Schema in nur einem Schritt implementiert werden, und es handelt sich um rekonfigurierbare und trennbare Zyklen.

Gemäß einem Ausführungsbeispiel wird der Aufbau eines (N+N)-Bit-Volladdierers bereitgestellt.

Fig. 6 beschreibt das vereinfachte Schema für einen 1 -Bit-Volladdierer. Insbesondere zeigt Fig. 6 eine vereinfachte schematische Schaltung für einen 1 -Bit-Volladdierer unter Verwendung von drei Memristoren Mo, Mi und M2. Das hohle Quadrat stellt die Schreibvorspannung dar, die sowohl an die obere Elektrode als auch an die untere Elektrode angelegt werden kann. Der Punkt stellt die Lesevorspannung dar, die nur an die untere Elektrode angelegt wird. Das Potential der unteren Elektrode ist die Summe der angelegten Lese- und Schreibvorspannung für T2. Die tatsächlich angelegten Potentiale von T 1 und T2 werden durch den logischen Wert bestimmt, wobei 2,5 V und -2,5 V logisch "1" und "0" entsprechen.

Die Schreibvorspannung kann sowohl an die obere als auch an die untere Elektrode angelegt werden, die Lesevorspannung kann nur an die untere Elektrode angelegt werden. Daher entspricht die tatsächliche Vorspannung von T2 der Summe der angelegten Schreib- und Lesevorspannung von T2. Ein 1 -Bit-Volladdierer wird von drei Geräten mit diesem Schema implementiert. Insbesondere wird MO verwendet, um die Logik des Lesevorspannens für die Summenoperation zu bestimmen. M1 und M2 werden zur Berechnung von S ₀ ’ und C ₁ verwendet. Der 1 -Bit-Volladdierer kann als der Initialisierungsschritt für den n-Bit-Volladdierer betrachtet werden, und die folgenden (n-1) Bits im Addiererbetrieb können alle mit einem einzigen Schreib- und einem einzigen Leseschritt realisiert werden.

Fig. 7 beschreibt die Berechnungsschritte im Detail. Insbesondere zeigt Fig. 7 Berechnungszyklen eines 1 -Bit-Volladdierers für jeden der drei Memristoren der Fig. 6. An den Eingängen ist p ₀ = 1 , q ₀ = 1 und C ₀ = 0. Die Hintergründe der Felder der Fig. 7 sind wie in Fig. 6 gewählt. Die Schreibverzerrung und die Leseverzerrung sind dargestellt. In der Tabelle stellt s den anfänglichen Widerstandszustand der Memristoren für jeden Zyklus. T1 und T2 sind die gegebene Logik für die oberen Elektroden und die unteren Elektroden in jedem Zyklus. Die Vorspannung ist die Oberlagerungsvorspannung für die obere Elektrode in jedem Zyklus.

So werden in Fig. 7 die Eingänge auf p ₀ = 1, q ₀ = 1 und C ₀ = 0 gesetzt. Der erste Zyklus ist ein Initialisierungszyklus. Vor allen logischen Verknüpfungen wird davon ausgegangen, dass sich alle Geräte im unbekannten Zustand befinden. Um alle Geräte zu initialisieren, werden die Logiksignale "1" und "0" an die Wortleitung WO und an alle Bitleitungen B ₀ , B ₁ und B ₂ adressiert, was so angesehen werden kann, dass alle Geräte an eine positive Schreibvorspannung angelegt werden. Dann werden alle Geräte auf einen bekannten Zustand "1" initialisiert.

Der zweite Zyklus kann auch als Initialisierungszyklus angesehen werden. In diesem Zyklus wird das erste Übertragsbit Co in alle Geräte programmiert, indem an WO eine Vorspannung von "c ₀ " (-2,5 V) und an alle Bitleitungen eine Vorspannung von "1" (2,5 V) angelegt wird. Unter dieser Vorspannung (die tatsächliche Vorspannung beträgt -5 V) wird Co in allen Geräten als Ausgangszustand "0" programmiert. Im dritten Zyklus werden s ₀ ’ und Ci mit Mi und M2 berechnet, indem Wo auf p ₀ (2,5 V) gesetzt wird, während B ₁ auf C ₀ (-2,5 V) und B ₂ auf Im gleichen Zyklus wird cO ausgelesen, indem B ₀ auf p ₀ + "0" (2,5 V - 2,5 V) gesetzt wird. Zum Lesen wird an die untere Elektrode immer eine Lesevorspannung und eine Schreibvorspannung angelegt, die mit der an die obere Elektrode angelegten identisch ist, wodurch der Schreibvorspannung die gleichen Vorspannungen von T1 und T2 entgegenwirken, ln diesem Zyklus wird die Lesevorspannung von Sc' durch das Auslesen von Co definiert, ln diesem Beispiel wird die Lesevorspannung durch qo eingestellt, wobei C ₀ "0" ist.

Im vierten Zyklus werden die Rollen getauscht. Ci wird mit Mo berechnet, indem Wo auf p ₀ (2,5 V) und B ₀ auf %(-2,5 V) gesetzt werden. Währenddessen werden sO 'und c1 ausgelesen, indem Bi auf p ₀ + q ₀ (2,5 V + 2,5 V) und B ₂ auf p ₀ +' 0 '(2,5 V - 2,5 V) eingestellt werden. Während dieser vier Zyklen werden die Berechnungsergebnisse S ₀ und C ₁ für die

1 -Bit-Volladdition ausgelesen.

Fig. 8 zeigt einen Aufbau eines 1 -Bit-Volladdierers gemäß einer Ausführungsform. An den Eingängen ist p ₀ = 1, q ₀ = 1 und c ₀ = 0. In Fig. 8 stellt das hohle Quadrat die Schreibvorspannung und der Punkt die Lesevorspannung dar, die wie in Fig. 6 gewählt sind. Der spaltenförmige rechteckige Bereich ist die aktuelle Antwort für jeden Zyklus, insbesondere die Ströme der BFO-Geräte in jedem Zyklus, die die Ergebnisse beim Lesen der Zyklen ermitteln können. Zur Erkennung von Ausgangssignalen können ein Leseverstärker und ein Komparator als Anaiog-Digital-Wandler betrachtet werden, die den Analogstrom als Ausgang auf den logischen Wert „0“ oder „1“ umwandeln können. In diesem Artikel wird die Schaltung im Detail nicht angegeben.

Im Ausführungsbeispiel wird der Betrieb eines (N+N)-Bit-Volladdierers beschrieben. Das Zyklusabiaufdiagramm des Volladdierers mit n Bits ist in Fig. 9 dargestellt. Ein (N+N)-Bit- Volladdierer gemäß einer solchen Ausführungsform benötigt zur Realisierung nur 2N + 2 Zyklen.

Mit Ausnahme des Initialisierungsschritts und des Programmierens von cO existieren der Schreibzyklus und der Lesezyklus in jedem Berechnungsschritt immer gleichzeitig. Eine besondere Rolle in der Schaltung spielt das Bauelement MO, das im Grossbar-Array durch WO und BO verbunden ist. Das Q wird aus Mo ausgelesen, während die anderen Zellen zur Berechnung von s _i ’und c _i +1 verwendet werden. Die Lesevorspannung für si 'wird durch das ausgelesene c _i bestimmt. Im nächsten Zyklus wird die ermittelte Lesevorspannung zurück an die Schaltung adressiert und dient dann als logische Variable zum Auslesen von s,. Zu diesem Zeitpunkt implementiert M ₀ die Berechnung von c _i +1, die sich darauf vorbereitet, die Lesevorspannung für s _i +1 zu definieren. Der Lesezyklus und der Schreibzyklus werden abwechselnd mit Mo durchgeführt. Abhängig von der Bitlänge der Volladdiereroperanden kann die Gesamtzahl der Schritte wie folgt berechnet werden: 2N + 2, was aus Fig. 9 ersichtlich ist.

Fig. 10 zeigt einen Vergleich der benötigten Anzahl von Memristoren einer Ausführungsform gegenüber der benötigten Anzahl von Memristoren bei Logik-Computing mit Einzel-Memristoren, insbesondere von CRS-Memristoren (CRS: Complementary Resistive Switch) mit einer zerstörungsfreien Auslese gemäß dem Stand der Technik.

Nachfolgend werden weitere Ausführungsformen der Erfindung beschrieben.

Gemäß einer Ausführungsform wird ein Aufbau eines (N+M)-Bit-Volladdierers mit elektroformierungsfreien CRS (Complementary Resistive Switch; komplementäre Widerstandsschalter)-Memristoren mit einer zerstörungsfreien Auslese bereitgestellt.

Gemäß einer Ausführungsform wird ein Betrieb eines (N+M)-Bit-VoIIaddierers mit elektroformierungsfreien CRS-Memristoren mit einer zerstörungsfreien Auslese bereitgestellt.

Gemäß einer Ausführungsform wird ein Aufbau und Betrieb eines Crossbar-Arrays für den seriellen und für den parallelen Betrieb von (N+M)-Bit-Volladdierern bereitgestellt.

Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch einen Hardware-Apparat (oder unter Verwendung eines Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder einer elektronischen Schaltung durchgeführt werden. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden.

Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software oder zumindest teilweise in Hardware oder zumindest teilweise in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer BluRay Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart Zusammenwirken können oder Zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.

Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.

Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft.

Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.

Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist. Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.

Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger oder das digitale Speichermedium oder das computerlesbare Medium sind typischerweise greifbar und/oder nicht flüchtig.

Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.

Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.

Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.

Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Vorrichtung oder ein System, die bzw. das ausgelegt ist, um ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen. Die Übertragung kann beispielsweise elektronisch oder optisch erfolgen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder eine ähnliche Vorrichtung sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms zu dem Empfänger umfassen.

Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor Zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC. Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

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