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Title:
MULTIPORT-RAM MEMORY DEVICE
Document Type and Number:
WIPO Patent Application WO/2001/045109
Kind Code:
A2
Abstract:
The invention relates to a multiport-RAM memory device, comprising a RAM memory unit (1), a number of serial/parallel converters (5, 6, 7) and a parallel/serial converter (10), for converting serial signals into parallel signals. Said multiport-RAM memory device further comprises a control unit (11) and two timeslot allocation devices (8, 9), whereby an emulation of a number of connections by using the simple RAM memory unit (1) may be achieved. Furthermore, a power controller (12) can significantly reduce the power demand.

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Inventors:
MOELLER HEINRICH (DE)
Application Number:
PCT/DE2000/004431
Publication Date:
June 21, 2001
Filing Date:
December 13, 2000
Export Citation:
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Assignee:
SIEMENS AG (DE)
MOELLER HEINRICH (DE)
International Classes:
G06F13/16; G06F13/40; (IPC1-7): G11C11/00
Foreign References:
US5406527A1995-04-11
US5555429A1996-09-10
US5440523A1995-08-08
Attorney, Agent or Firm:
SIEMENS AKTIENGESELLSCHAFT (Postfach 22 16 34 München, DE)
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Claims:
Patentansprüche
1. MultiportRAMSpeichervorrichtung bestehend aus : einer RAMSpeichereinheit (1) mit einem Adreß/Steueranschluß (2), einem Leseanschluß (3) und einem Schreibanschluß (4) für ein erstes Zeitmultiplexsystem (UR) ; einem AdreßSerien/Parallelwandler (5) zum Umwandeln einer Vielzahl von seriellen Adreßsignalen (AdrO... Adr3) eines zweiten Zeitmultiplexsystems (R) in eine Vielzahl von paral lelen Adreßsignalen des ersten Zeitmultiplexsystems (UR) ; einem AuswahlSerien/Parallelwandler (6) zum Umwandeln einer Vielzahl von seriellen Auswahlsignalen (SelO... Sel3) des zweiten Zeitmultiplexsystems (R) in eine Vielzahl von paral lelen Auswahlsignalen des ersten Zeitmultiplexsystems (UR) ; einem DateneingangsSerien/Parallelwandler (7) zum Umwandeln von zumindest einem seriellen Dateneingangssignal (DINO) des zweiten Zeitmultiplexsystems (R) in zumindest ein paralleles Dateneingangssignal des ersten Zeitmultiplexsystems (UR) ; einer ersten Zeitschlitzzuordnungseinheit (8) zum selektiven Zuführen der in vorbestimmten Zeitschlitzen (PO... P4) des ersten Zeitmultiplexsystems (UR) liegenden parallelen Adreß signale an den Adreß/SteueranschluB (2) der RAMSpeicher einheit (1) ; einer zweiten Zeitschlitzzuordnungseinheit (9) zum Zuordnen von am Leseanschluß (3) der RAMSpeichereinheit (1) ausgele senen parallelen Datenausgangssignale in vorbestimmte Zeit schlitze (PO... P4) des ersten Zeitmultiplexsystems ; einem Parallel/Serienwandler (10) zum Umwandeln der Vielzahl von parallelen Datenausgangssignalen des ersten Zeitmulti plexsystems (UR) in eine Vielzahl von seriellen Datenausgangs signalen (DOUTO... DOUT3) des zweiten Zeitmultiplexsystems (R) ; und einer Steuereinheit (11) zum Steuern der ersten und zweiten Zeitschlitzzuordnungseinheit (8,9) in Abhängigkeit von der Vielzahl von parallelen Auswahlsignalen.
2. MultiportRAMSpeichervorrichtung nach Patentanspruch 1, g e k e n n z e i c h n e t d u r c h eine LeistungsSteu ereinheit (12) zum Steuern eines Leistungsverbrauchs der RAM Speichereinheit (1) in Abhängigkeit von der Steuereinheit (11).
3. MultiportRAMSpeichervorrichtung nach Patentanspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die Lei stungsSteuereinheit (12) den Leistungsverbrauch durch Ein /Abschalten eines Taktsignals (CLK) für die RAMSpeicherein heit (1) für einen jeweiligen Zeitschlitz (P1) im ersten Zeitmultiplexsystem (UR) steuert.
4. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die Se rien/Parallelwandler (5,6,7) und der Parallel/Serienwandler (10) von einem Synchronisierimpuls (SI) synchronisiert wer den.
5. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die Steuer einheit (11) einen endlichen Zustandsautomaten darstellt.
6. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß die Steuer einheit (11) die zweite Zeitschlitzzuordnungseinheit (9) der art ansteuert, daß eine zeitliche Verzögerung (T) beim Ausle sen der parallelen Datenausgangssignale aus der RAMSpeicher einheit (1) ausgeglichen wird.
7. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß sie einen Sprachspeicher (SMO... SM31) in einer Zeitkoppeleinheit (ZKE) eines Koppelnetzwerks in einer digitalen Telekommunika tionsVermittlungsanlage darstellt.
8. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die Viel zahl von seriellen Adreßsignalen (AdrO... Adr3) und die Vielzahl von seriellen Auswahlsignalen (SelO... Sel3) eine Vielzahl von Steuerwortsignalen (SW) einer Vielzahl von Ver bindungsspeichern (CMO... CM3) in einem Koppelnetzwerk dar stellen.
9. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß das erste Zeitmultiplexsystem (UR) n Datenkanäle (PO... P4) zur Reali sierung von n Anschlüssen aufweist.
10. MultiportRAMSpeichervorrichtung nach Patentanspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß das zweite Zeitmultiplexsystem (R) m Datenkanäle aufweist, wobei ein Da teneingangssignal (DINO) einem vorbestimmten SchreibDatenka nal (W) der n Datenkanäle (PO... P4) zugeordnet ist.
11. MultiportRAMSpeichervorrichtung nach Patentanspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß weitere n1 n Datenkanäle (PO... P4) den n1 LeseDatenkanälen (RO, R1, R2, R3) bzw. den n1 Adreßsignalen (AdrO... Adr3) und den n 1 Datenausgangskanälen (DO... D3) bzw. n1 Datenausgangs signalen (DOUTO... DOUT3) zugeordnet sind.
12. MultiportRAMSpeichervorrichtung nach einem der Patent ansprüche 9 bis 11, dadurch gekennzeichnet, daß n = 5 und m = 2304 ist.
Description:
Beschreibung Multiport-RAM-Speichervorrichtung Die vorliegende Erfindung bezieht sich auf eine Multiport- RAM-Speichervorrichtung und insbesondere auf eine Multiport- RAM-Speichervorrichtung, wie sie als Sprachspeicher in einem Koppelnetzwerk einer Telekommunikations-Vermittlungsanlage eingesetzt wird.

Figur 1 zeigt eine herkömmliche Multiport-RAM-Speichervor- richtung, bei der eine RAM-Speichervorrichtung 1* eine Viel- zahl von Ports bzw. Anschlüssen aufweist. Gemäß Figur 1 wer- den hierbei Dateneingangssignale DIN über einen Schreiban- schluß 40 (WP, write port) in nicht dargestellten Speicher- zellen der RAM-Speichervorrichtung 1* abgespeichert. Zum ge- trennten Auslesen über eine Vielzahl von Anschlüssen werden beispielsweise an Adreß-/Steueranschlüssen 20,21,22 und 23 (ACP, address control port) dazugehörige Adreßsignale AdrO bis Adr3 angelegt, wobei an dazugehörigen Leseanschlüssen 30, 31,32 und 33 (RP, read port) entsprechende Datenausgangs- signale DOUTO bis DOUT3 ausgegeben werden. Auf diese Weise können eine Vielzahl von Ansteuereinheiten über die Vielzahl von Anschlüssen bzw. Ports auf die einzelnen Speicherzellen in der RAM-Speichervorrichtung zugreifen. Bei der RAM-Spei- chervorrichtung handelt es sich hierbei um eine Speichervor- richtung mit wahlweisem Schreib-/Lesezugriff (RAM, random access memory).

Nachteilig ist jedoch bei einer derartigen herkömmlichen Mul- tiport-RAM-Speichervorrichtung, daß sie einen außerordentlich hohen Flächenbedarf sowie einen hohen Verdrahtungsaufwand aufweist. Die Herstellungskosten einer derartigen Multiport- RAM-Speichervorrichtung insbesondere als integrierten Bau- stein sind daher außerordentlich hoch. Ferner ist die Ver- lustleistung einer derartigen fest verdrahteten Multiport- RAM-Speichervorrichtung außerordentlich hoch, weshalb sie

insbesondere in Koppelnetzwerken zur Realisierung der darin befindlichen Sprachspeicher nicht verwendet werden kann.

Ferner ist aus der Druckschrift DE 197 09 210 AI eine RAM- Speicherschaltung bekannt, wie sie in Figur 2 vereinfacht dargestellt ist. Hierbei wird unter Verwendung einer soge- nannten einfachen RAM-Speichereinheit 1 (single port RAM), einer Multiplexereinheit M und einer Vielzahl von Zwischen- speichervorrichtungen P eine Multiport-RAM-Speichervorrich- tung bzw. Speichervorrichtung mit mehrfachen Anschlüssen ge- schaffen. Hierbei werden über einen bidirektionalen Datenbus sowohl die Dateneingangssignale als auch die Datenausgangs- signale von den jeweiligen Zwischenspeichern P zum Schreiban- schluß 4 oder Leseanschluß 3 der einfachen RAM-Speicherein- heit 1 übertragen. Der Multiplexer M schaltet in Abhängigkeit von einer Taktversorgung T eines der Vielzahl von Adreßsigna- len AdrO bis Adr3 an den gemeinsamen Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 durch. Auf diese Weise erhält man unter Verwendung einer kostengünstigen einfachen RAM-Spei- chereinheit 1 (single port RAM) eine RAM-Speichervorrichtung mit einer Vielzahl von Anschlüssen. Nachteilig ist hierbei jedoch ein relativ geringer Datendurchsatz sowie das Auftre- ten von Bus-Kontensions auf dem bidirektionalen Datenbus.

Ferner ist ein Leistungsverbrauch einer derartigen herkömmli- chen Multiport-RAM-Speichervorrichtung außerordentlich hoch.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Multi- port-RAM-Speichervorrichtung zu schaffen, die einen hohen Da- tendurchsatz, d. h. kurze Zugriffszeiten, und eine kostengün- stige Realisierung ermöglicht. Ferner soll der Leistungsver- brauch wesentlich verringert werden.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Pa- tentanspruchs 1 gelöst.

Insbesondere durch die Verwendung einer einfachen RAM-Spei- chereinheit (single port ram) in Verbindung mit einer Viel-

zahl von Serien/Parallelwandlern für Adreßsignale, Auswahlsi- gnale und Dateneingangssignale sowie einem Parallel/Serien- wandler für die Datenausgangssignale erhält man auf kosten- günstige Art und Weise eine RAM-Speichervorrichtung mit einer Vielzahl von Anschlüssen bzw. Ports, wobei ein hoher Daten- durchsatz realisiert ist.

Vorzugsweise besitzt die Multiport-RAM-Speichervorrichtung ferner eine Leistungs-Steuereinheit zum Steuern eines Lei- stungsverbrauchs in Abhängigkeit von tatsächlich durchgeführ- ten Schreib-/Lesezyklen, wodurch sich ein gesamter Leistungs- verbrauch wesentlich verringert.

Vorzugsweise stellt die Multiport-RAM-Speichervorrichtung ei- nen Sprachspeicher in einer Zeitkoppeleinheit eines Koppel- netzwerks in einer digitalen Telekommunikations-Vermittlungs- anlage dar, wodurch sich Koppelnetzwerke mit sehr geringer Verlustleitung kostengünstig realisieren lassen.

In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen : Figur 1 eine fest verdrahtete Multiport-RAM-Speichervorrich- tung gemäß dem Stand der Technik ; Figur 2 eine zeitgesteuerte Multiport-RAM-Speichervorrich- tung gemäß dem Stand der Technik ; Figur 3 eine Multiport-RAM-Speichervorrichtung gemäß der vorliegenden Erfindung ;

Figur 4 eine vereinfachte zeitliche Darstellung eines in Fi- gur 3 verwendeten ersten und zweiten Zeitmultiplex- systems ; Figur 5 eine vereinfachte Blockdarstellung für den Einsatz der erfindungsgemäßen Multiport-RAM-Speichervor- richtung in einem Koppelnetzwerk ; und Figur 6 eine detaillierte Darstellung eines im Koppelnetz- werk gemäß Figur 5 verwendeten Steuerworts.

Figur 3 zeigt eine vereinfachte Blockdarstellung einer Multi- port-RAM-Speichervorrichtung gemäß der vorliegenden Erfin- dung, wobei gleiche Bezugszeichen gleiche oder ähnliche Kom- ponenten wie in den Figuren 1 oder 2 darstellen. Auf eine de- taillierte Beschreibung dieser Komponenten wird daher nach- folgend verzichtet.

In Figur 3 ist mit dem Bezugszeichen 1 eine einfache RAM- Speichereinheit (single port ram) bezeichnet, die einen Adreß-/Steueranschluß 2 (adress control port, ACP), einen Le- seanschluß 3 (read port, RP) und einen Schreibanschluß 4 (write port, WP) aufweist. Vorzugsweise besitzt diese einfa- che RAM-Speichereinheit 1 2304 Speicherzellen mit einer Da- tenbreite von beispielsweise m = 10 Bit, wodurch beispiels- weise bei Verwendung als Sprachspeicher in einem Koppelnetz- werk einer Telekommunikations-Vermittlungsanlage 2304 Daten- kanäle vermittelt bzw. verkoppelt werden können.

Die RAM-Speichereinheit 1 wird hierbei in einem ersten Zeit- multiplexsystem betrieben, wobei vorzugsweise ein Zeitmulti- plexsystem verwendet wird, welches für eine Anzahl von n zu realisierenden Anschlüssen bzw. Ports n Zeitschlitze bzw. Da- tenkanäle PO, Pl, P2, P3 und P4 (n = 5) aufweist.

Da sich bei Realisierung von beispielsweise einem Fünf-Port- RAM die Datenrate an den unmittelbaren Anschlüssen bzw. Ports

2,3 und 4 der RAM-Speichereinheit 1 gegenüber einem ansteu- ernden zweiten Zeitmultiplexsystem verfünffachen würde, ver- wendet die vorliegende Erfindung eine Vielzahl von Serien/Pa- rallelwandler und einen Parallel/Serienwandler zum Umwandeln von seriellen Signalen eines zweiten Zeitmultiplexsystems in m-Bit breite parallele Datenbusse innerhalb des ersten Zeit- multiplexsystems. In umgekehrter Richtung werden durch Paral- lel/Serienwandler die m-Bit breiten parallelen Datenbusse wiederum in serielle Datensignale zurück gewandelt. Auf diese Weise erhält man eine Reduzierung der Datenrate bzw. einer Taktrate im ersten Zeitmultiplexsystem um das m-fache gegen- über dem externen zweiten Zeitmultiplexsystem. Eine detail- lierte Beschreibung zur Erläuterung der Vorteile bei Verwen- dung eines ersten und zweiten Zeitmultiplexsystems wird nach- folgend beschrieben.

Gemäß Figur 3 besitzt demzufolge die erfindungsgemäße Multi- port-RAM-Speichervorrichtung einen Dateneingangs-Serien/Pa- rallelwandler 7 zum Umwandeln von beispielsweise einem seri- ellen Dateneingangssignal DINO des zweiten bzw. externen Zeitmultiplexsystems in zumindest ein paralleles Datenaus- gangssignal des ersten Zeitmultiplexsystems.

Figur 4 zeigt eine vereinfachte zeitliche Darstellung zur Veranschaulichung einer derartigen Serien/Parallelumwandlung.

Ein Dateneingangssignal DINO besteht demzufolge aus u+1 seri- ellen Datenkanälen kO bis ku, die in einem Rahmen R mit bei- spielsweise einer Länge von 125 s übertragen werden.

Bei der Verwendung der Multiport-RAM-Speichervorrichtung als Sprachspeicher in einem Koppelnetzwerk einer Telekommunika- tions-Vermittlungsanlage besitzt der Rahmen R beispielsweise u+1 = 2304 Datenkanäle mit 16 mal 128 Nutzkanälen und 2 mal 128 Testkanälen. Jeder Datenkanal besitzt darüber hinaus eine Datenbreite von m = 10 Bit, wobei 8 Bit als Nutzkanaldaten und 2 Bit als Testkanaldaten zur Verfügung stehen.

Gemäß Figur 4 besitz. = ein Datenkanal kO demzufolge eine Brei- te von 10 Bit, die nunmehr von dem Serien/Parallelwandler 7 in einen 10 Bit breiten parallelen Datenbus des ersten Zeit- multiplexsystems umgewandelt werden. Das erste Zeitmulti- plexsystem besitzt hierbei eine Rahmenbreite UR von ca. 54 ns, wobei zur Realisierung von n = 5 Anschlüssen bzw. 5 Ports 5 Zeitschlitze PO bis P4 ausgebildet werden. Gemäß Figur 4 wird nunmehr dem Schreibanschluß 4 ein Zeitschlitz W (write) im ersten Zeitmultiplexsystem mit dem Rahmen UR zugeordnet.

Wie in Figur 4 vereinfacht dargestellt ist, werden demzufolge die im Datenkanal kO seriell übertragenen 10 Bit auf einen 10 Bit breiten parallelen Datenbus umgewandelt und zeitgleich zum Zeitpunkt bzw. im Zeitschlitz W an den Schreibanschluß 4 der RAM-Speichereinheit 1 übertragen.

Insbesondere durch die Umwandlung des seriellen Datensignals auf einen bitparallelen Datenbus erhält man bei einer Daten- breite von m = 10 Bit eine lOfache Verringerung einer Daten- rate im ersten Zeitmultiplexsystem. Durch diese Verringerung der Datenrate kann wiederum ein Zeitmultiplexsystem mit bei- spielsweise 5 Zeitschlitzen eingefügt werden, wodurch im we- sentlichen 5 Anschlüsse bzw. Ports zeitgleich realisiert wer- den können.

Bei einer typischen Datenrate von ca. 184 Mbit/s im zweiten Zeitmultiplexsystem besitzt das erste Zeitmultiplexsystem le- diglich eine Datenrate von ca. 92 Mbit/s, wobei jedoch eine 5-Port-RAM-Speichervorrichtung mit einer einfachen RAM-Spei- chereinheit 1 realisierbar ist.

Wieder zurückkehrend zu Figur 3 führt ein Adreß-Serien/Pa- rallelwandler 5 in ähnlicher Weise eine Umwandlung einer Vielzahl von seriellen Adreßsignalen AdrO bis Adr3 des zwei- ten Zeitmultiplexsystems in eine Vielzahl von parallelen Adreßsignalen des ersten Zeitmultiplexsystems durch. Ein Aus- wahl-Serien/Parallelwandler 6 wandelt in ähnlicher Weise eine Vielzahl von seriellen Auswahlsignalen SelO bis Sel3 des

zweiten Zeitmultiplexsystems in eine Vielzahl von parallelen Auswahlsignalen des ersten Zeitmultiplexsystems um. Demgegen- über wandelt ein Parallel/Serienwandler 10 die Vielzahl von parallelen Datenausgangssignalen des ersten Zeitmultiplexsy- stems in eine Vielzahl von seriellen Datenausgangssignalen DOUTO bis DOUT3 des zweiten Zeitmultiplexsystems um, wodurch man wiederum eine ursprüngliche Datenrate von beispielsweise ca. 184 Mbit/s erhält.

Zum selektiven Zuführen der parallelen Adreßsignale an den Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 besitzt die Multiport-RAM-Speichervorrichtung eine erste Zeitschlitzzu- ordnungseinheit 8, die vorzugsweise aus einem Zeitmultiplexer (time division multiplexer) besteht. Ferner besitzt die Mul- tiport-RAM-Speichervorrichtung eine zweite Zeitschlitzzuord- nungseinheit 9, die vorzugsweise aus einem Zeitdemultiplexer (time division demultiplexer) besteht, welcher die am Lesean- schluß 3 der RAM-Speichereinheit 1 ausgelesenen parallelen Datenausgangssignale in vorbestimmte Zeitschlitze des ersten Zeitmultiplexsystems zuordnet und dem Parallel/Serienwandler 10 zuführt. Eine Steuereinheit 11 dient hierbei im wesentli- chen der Ansteuerung der ersten und zweiten Zeitschlitzzuord- nungseinheit 8 und 9, wobei sie vorzugsweise aus einem endli- chen Zustandsautomaten (finite data machine) mit integrierter Zeitsteuerung ausgebildet wird. Auf diese Weise erhält man unter Verwendung einer kostengünstigen einfachen RAM-Spei- chereinheit 1 (single port RAM) eine Multiport-RAM-Speicher- vorrichtung, mit der bei hohem Datendurchsatz eine Vielzahl von Anschlüssen bzw. Ports realisierbar sind.

Ferner kann die Multiport-RAM-Speichervorrichtung eine Lei- stungs-Steuereinheit 12 zum Steuern eines Leistungsverbrauchs der RAM-Speichereinheit 1 in Abhängigkeit von der Steuerein- heit 11 aufweisen. Genauer gesagt wird die Leistungs-Steuer- einheit 12 von der Steuereinheit 11 in Abhängigkeit von den anliegenden Auswahl-und Adreßsignaln derart angesteuert, daß ein zugeführtes Taktsignal CLK von beispielsweise ca. 92

MHz nur für die jeweils relevanten Zeitschlitze PO bis P4 im ersten Zeitmultiplexsystem durchgeschaltet werden. Dies be- deutet beispielsweise, daß bei einem Fehlen von Lesebefehlen, d. h. bei nicht anliegenden Adreß-bzw. Auswahlsignalen die RAM-Speichereinheit 1 lediglich für den Zeitschlitz P4 getak- tet wird, in dem beispielsweise ein Einschreiben von Daten über den Schreibanschluß 4 erfolgt. Die Leistungs-Steuerein- heit 12 ist hierfür vorzugsweise mit dem Adreß- /Steueranschluß 2 der RAM-Speichereinheit 1 verbunden.

Nachfolgend wird die Funktionsweise der Multiport-RAM-Spei- chervorrichtung für das Auslesen einer vorbestimmten Spei- cherzelle in der RAM-Speichereinheit 1 durch einen Anschluß bzw. Port Pl beschrieben.

Wie bereits vorstehend anhand von Figur 4 erläutert wurde, wird ein am Dateneingangs-Serien/Parallelwandler 7 zugeführ- tes Dateneingangssignal bzw. ein dazugehöriger Datenwert in beispielsweise einem Datenkanal kO jeweils in einem Schreib- schlitz W bzw. P4 des ersten Zeitmultiplexsystems dem Schreibanschluß 4 bitparallel zugeführt. Die weiteren Zeit- schlitze PO bis P3 werden beispielsweise für die Adreßsignale als Lesekanäle RO, Rl, R2 und R3 verwendet oder für die Da- tenausgangssignale DOUTO bis DOUT3 als Datenkanäle DO, D1, D2 und D3. Steuert beispielsweise ein (nicht näher beschriebe- ner) Steuervorrichtung CM1 die Adreßsignale Adrl und Auswahl- signale Sell derart an, daß sich die Multiport-RAM-Speicher- vorrichtung angesprochen, tfühltm bzw. von der Steuereinheit 11 als ausgewählt erkannt wird, so werden die vom Adreß-Se- rien/Parallelwandler 5 umgewandelten Adreßbits von der ersten Zeitschlitzzuordnungseinheit 8 in den Zeitschlitz R1 zugeord- net und dem Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 zugeführt. Gleichzeitig steuert die Steuereinheit 11 die Lei- stungs-Steuereinheit 12 derart an, daß beispielsweise die Taktsignale CLK an den Adreß-/Steueranschluß 2 der RAM-Spei- chereinheit 1 weitergeleitet werden, wodurch nur für den Le- sezeitschlitz R1 und für den Schreibzeitschlitz W ein Lei-

stungsverbrauch entsteht. Für die weiteren nicht benutzten Lesezeitschlitze RO, R2 und R3 werden die Taktsignale bei- spielsweise abgeschaltet, wodurch sich der Leistungsverbrauch in Abhängigkeit von einer tatsächlichen Ansteuerung verrin- gert. Der Leistungsverbrauch eines Gesamtsystems kann dadurch wesentlich verbessert werden.

Das Ausgeben der Daten in den vom Adreß-/Steueranschluß 2 adressierten Speicherzellen erfolgt in ähnlicher Weise wie das vorstehend beschriebene Lesen im ersten Zeitmultiplexsy- stem. Hierbei werden nach einer Verzögerungszeit T, die sich im wesentlichen aus den Schaltungseigenschaften der RAM-Spei- chereinheit 1 ergibt, die am Leseanschluß 3 ausgegeben Daten wiederum über die zweite Zeitschlitzzuordnungseinheit 9 den vorgegebenen Zeitschlitzen des ersten Zeitmultiplexsystems zugeordnet und an den Parallel/Serienwandler 10 weitergege- ben. Genauer gesagt wird ein durch die Adressierung im Lese- Zeitschlitz R1 ausgelesener Datenwert derart am Leseanschluß 3 ausgelesen, daß seine bitparallelen Daten wiederum im Da- tenausgabe-Zeitschlitz D1 des ersten Zeitmultiplexsystems vorliegen. Die Steuereinheit 11 errechnet hierbei die Verzö- gerungszeit t und steuert die zweite Zeitschlitzzuordnungs- einheit 9 derart an, daß zwischen dem Lesezeitschlitz R1 und dem Datenausgabezeitschlitz D1 ein fester Zusammenhang be- steht. Anschließend wird der bitparallele Datenstrom vom Par- allel/Serienwandler 10 wiederum in einen seriellen Datenstrom umgewandelt, der beispielsweise im Datenkanal kO bis ku des zweiten Zeitmultiplexsystems mit der Datenrate von 184 Mbit/s übertragen wird.

Die Ansteuerung der Serien/Parallelwandler 5,6 und 7 sowie des Parallel/Serienwandlers 10 erfolgt im wesentlichen durch einen Synchronisierimpuls SI, der eine Rahmensynchronisierung sowie eine Optimierung von Laufzeiten bzw. Latenzzeiten im System zwischen dem ersten und zweiten Zeitmultiplexsystem ermöglicht. Auf diese Weise erhält man eine besonders kosten- günstige Realisierung einer Multiport-RAM-Speichervorrich-

tung, die einen außerordentlich geringen Leistungsverbrauch aufweist und somit insbesondere für Koppelnetzwerke in Tele- kommunikations-Vermittlungsanlagen hervorragend geeignet ist.

Figur 5 zeigt eine vereinfachte Blockdarstellung für den Ein- satz der erfindungsgemäßen Multiport-RAM-Speichervorrichtun- gen als Sprachspeicher SMO bis SM31 (speech memory) in einem Koppelnetzwerk einer Telekommunikations-Vermittlungsanlage.

In einem derartigen Koppelnetzwerk werden insbesondere Zeit- koppeleinheiten ZKE zum zeitlichen Zuordnen von zu vermit- telnden Datenkanälen der Datenströme bzw.-signale DINO bis DIN31durch eine Vielzahl von Multiport-RAM-Speichervorrich- tungen realisiert, die über eine Vielzahl von Steuervorrich- tungen CMO bis CM3 angesteuert werden. Die Steuervorrichtun- gen CMO bis CM3 stellen hierbei im vorzugsweise Verbindungs- speicher (connecting memory) dar, die zur Realisierung einer Datenkanalvermittlung jeden einzelnen Sprachspeicher (speech memory) SMO bis SM31 über festdefinierte Verbindungsspeicher- Steuerworte SW gezielt ansteuert.

Figur 6 zeigt eine detaillierte Darstellung zur Bedeutung der jeweiligen Bits in einem derartigen Verbindungsspeicher-Steu- erwort SW. Gemäß Figur 6 besteht ein Verbindungsspeicher- Steuerwort SW aus 21 Bits, wobei die ersten 12 Bits einer Speicheradressierung dienen und somit den Adreßsignalen AdrO bis Adr3 entsprechen. In den weiteren 5 Bits des Verbindungs- speicher-Steuerworts SW wird gemäß Figur 6 die Speicheraus- wahl zum Auswählen eines vorbestimmten Sprachspeichers SMO bis SM31 übertragen. Die weiteren Bits des Verbindungsspei- cher-Steuerworts SW sind für die vorliegende Erfindung nicht von Bedeutung, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Demzufolge besteht gemäß Figur 5 in einem Koppelnetzwerk bzw. einer dazugehörigen Zeitkoppeleinheit ZKE die Notwendigkeit, daß jeder Sprachspeicher SMO bis SM31 über vier unterschied-

liche Verbindungsspeicher-Steuerworte SWO bis SW3 der dazuge- hörigen Verbindungsspeicher CMO bis CM3 angesteuert werden kann, um an den dazugehörigen Datenausgangsleitungen DOUTO bis DOUT3 die entsprechend vermittelten Datenkanäle zu erhal- ten. Insbesondere bei der Verwendung einer Vielzahl von Zeit- koppeleinheiten ZKE in einem Koppelnetzwerk ergibt sich da- durch eine besonders kostengünstige Realisierung des Koppel- netzwerks, wobei eine Verlustleistung minimal ist. Auf diese Weise lassen sich bisher nicht gekannte blockierungsfreie Koppelnetzwerke von bisher nicht gekannter Größe realisieren.

Die Erfindung wurde vorstehend anhand einer Multiport-RAM- Speichervorrichtung für ein Koppelnetzwerk beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Multiport-RAM-Speichervorrichtungen, die in beliebi- gen Schaltungen eingesetzt werden können. In gleicher Weise ist das erste Zeitmultiplexsystem nicht auf einen Rahmen mit fünf Zeitschlitzen und das zweite Zeitmultiplexsystem auf ei- nen Rahmen mit 2304 Zeitschlitzen beschränkt. Vielmehr sind alle weiteren Zeitmultiplexsysteme möglich, die im wesentli- chen eine Rahmensynchronisation ermöglichen. In gleicher Wei- se wurde die vorstehende Erfindung anhand eines einzigen Schreibanschlusses beschrieben. Es können jedoch auch mehrere Schreibanschlüsse realisiert werden.