以下、添付した図面を参照して、本発明� ��実施の形態に係るデータ読み出し可能なカ� ��ドの着脱が自在なホスト機器を説明する。� ��1は、ホスト機器と、このホスト機器に装着 されている記録用カードとをブロック回路で 示し、図2A,図2Bはそれぞれホスト機器を機構� ��な構成でその側面断面と平面構成とを概略� ��て示す。

 ホスト機器20は、カードコントローラ21と ソケット22とを備える。ソケット22には破線� �示すように、記録用カードの一例であるSDカ ード23が挿入装着される。カードコントロー� ��21は、LSI(半導体集積回路)で構成される。カ ードコントローラ21は、基準クロック発生器2 4と、バッファ25-28と、リード用Dフリップフ� �ップ29と、ライト用Dフリップフロップ30とを 備える。カードコントローラ21は、第1-第4端� ��31-34を有する。カードコントローラ21は、コ ントローラ第1-第4端子31-34以外にも端子を有� ��るが、本実施形態ではそれらの図示や説明� ��略する。

 ソケット22は、SDカード23のカード端子(図 示省略)との接続用にソケット第1,第2端子35,36 を備える。ソケット22は、ソケット第1,第2端� ��35,36以外にもSDカード23との接続用端子を有� ��るが、本実施形態ではそれらの図示や説明� ��略する。

 コントローラ第1端子31とソケット第1端子 35とは主伝送配線37によって接続され、コン� �ローラ第2端子32とソケット第2端子36とはデ� �タ伝送配線38によって接続される。コントロ ーラ第3端子33には、リードクロックをカード コントローラ21から引出す往路伝送配線39が� �続される。コントローラ第4端子34には、往� �伝送配線39がカードコントローラ21から引出� ��たリードクロックを、カードコントローラ2 1に引戻す復路伝送配線40が接続される。往路 伝送配線39の先端と復路伝送配線40の先端と� �接続されており、両配線39,40とをその折り返 し点で接続する接続配線50にはコンデンサ41� �接続される。コンデンサ41は、SDカード23を� �ードコントローラ21の負荷と見なした場合に おけるSDカード23と同等の負荷(容量)を有する 。主伝送配線37と往路伝送配線39と復路伝送� �線40とは、クロック伝送配線を構成する。

 ホスト機器20は、図2A,図2Bに示すように、 ハウジング47内部に基板48を内蔵する。基板48 にはカードコントローラ21とソケット22とが� �装される。ソケット22はハウジング47に設け� ��れる。

 SDカード23は、バッファ42-44,リード用Dフ� �ップフロップ45,ライト用Dフリップフロップ4 6を備える。SDカード23の端子は図示省略する� ��

 以上の構成を備えた本実施の形態におい� ��、ソケット22にSDカード23を装着し、この装� ��したSDカード23からデータをリードする場合 の動作を説明する。

 カードコントローラ21の基準クロック発� �器24で生成される基準クロックは、バッファ (ドライバ)25,カードコントローラ第1端子31,主 伝送配線37,ソケット第1端子35,およびバッフ� �(レシーバ)42を介してDフリップフロップ45の� ��ロック入力端子に、カード用リードクロッ� ��として入力される。SDカード23は、Dフリッ� �フロップ45のクロック入力端子に入力される カード用リードクロックに応答して、データ を、バッファ43,ソケット第2端子36,データ伝� �配線38,コントローラ第2端子32,およびバッフ� ��27を介してリード用Dフリップフロップ29の� �ータ入力端子Dに入力する。なお、SDカード23 のバッファ44,Dフリップフロップ46,およびカ� �ドコントローラ21において、Dフリップフロ� �プ30とバッファ28とは、データライト用であ� ��、本実施形態ではそれらの説明を省略する� ��

 また、基準クロック発生器24で生成され� �基準クロックは、コントローラ用リードク� �ックとして、コントローラ第3端子33,往路伝� ��配線39,復路伝送配線40,およびコントローラ� ��4端子34を介して、カードコントローラ21の� �ード用Dフリップフロップ29のクロック入力� �子に入力される。往路伝送配線39と復路伝送 配線40との接続点にはコンデンサ41が接続さ� �る。コンデンサ41の容量は、SDカード23が有� �る負荷に相当する。

 以下、往路伝送配線39,復路伝送配線40,お� ��びコンデンサ41について説明する。主伝送� �線37とデータ伝送配線38は、いずれもホスト� ��器20内部に設けられており、主伝送配線37を 伝送する基準クロック(カード用リードクロ� �ク)の伝送遅延量と、データ伝送配線38を伝� �するデータの伝送遅延量とは、測定により� �知である。また、往路伝送配線39は、カード コントローラ用のリードクロックを伝送する ために設けられたものである。そこで、本実 施の形態では、往路伝送配線39を伝送する基� ��クロック(カードコントローラ用のリードク ロック)の伝送遅延量を、主伝送配線37を伝送 するカード側用リードクロックの伝送遅延量 と同等に設定する。また、復路伝送配線40を� ��送する基準クロック(コントローラ用リード クロック)の伝送遅延量を、データ伝送配線38 を伝送するデータの伝送遅延量と同等に設定 する。

 往路伝送配線39と復路伝送配線40とを接続 する接続配線50に接続させたコンデンサ41の� �量は、上述したようにSDカード23のインピー� ��ンスに相当するインピーダンス(カード相当 負荷)に設定されているので、往路伝送配線39 と復路伝送配線40との折り返し点には擬似的� ��SDカード23が接続されているのと等価な回路 構成となる。なお、本実施の形態では、コン デンサ41の容量値を、各種負荷コンデンサと� ��たてたSDカード23の容量値のほぼ中間の値に 設定しており、これによって各種SDカードに� ��応することができる。

 図3はカードコントローラ21の往路伝送配� ��39と復路伝送配線40とを含む回路の平面構成 を示し、図4は図3のA-A線断面を示し、図5は図 3のB-B線断面を示す。これら図3-図5に示すよ� �に、接続配線50の配線幅αは、往路伝送配線3 9や復路伝送配線40の配線幅βより狭い。接続� ��線50に近傍には接地配線51が設けられており 、コンデンサ41は接続配線50と接地配線51とを 接続する状態で配置される。なお、接地配線 51は基板48の導体ビアホール53を介して基板48� ��面の接地配線52に接続される。

 以上の構成により、このコンデンサ41にお� �る特性インピーダンスZは、(1)式で表わされ� ��。
Z=√(L/Ci) …(1)
Lは単位長当たりのインダクタンス成分
Ciは、キャパシタンスおよびコンデンサ41の� �位長当たりのキャパシタンス
 このように、特性インピーダンスZは(L/Ci)の 平方根で表わされる。接続配線50の配線幅α� �、往復路伝送配線39,40の配線幅βより狭くし� ��接続配線50の抵抗値を大きくしてあるので� �コンデンサ41のキャパシタンスCiによるGHz帯� ��の高周波インピーダンスは大きくなる。こ� ��により特性インピーダンスZは低くなり、そ の結果、往路伝送配線39と復路伝送配線40と� �間の折り返し点(具体的には接続配線50)にお� ��る両配線39,40のインピーダンスが整合され� �、ここでのリードクロックの反射をほぼゼ� �に調整することが可能になる。

 以下、折り返し点(接続配線50)におけるイ ンピーダンスを整合させる方法を具体的に説 明する。折り返し点におけるインピーダンス を整合させるためには、接続配線50にコンデ� ��サ41が接続された状態における特性インピ� �ダンスZleftと、往復路伝送配線39,40における� ��性インピーダンスZuとを等しくすればよい� �

 特性インピーダンスZleftは、(2)式により算� �できる。
Zleft=√(Ll/(Cl+Ci/Pitch)) …(2)
Llは、接続配線50に生じるインダクタンス
Clは、接続配線50に生じるキャパシタンス
Ciは、コンデンサ41のキャパシタンス
Pitchは、接続配線50の線路長
 一方、特性インピーダンスZuは、(3)式によ� �算出できる。
Zu=√(Lu/Cu) …(3)
Luは、往路伝送配線39と復路伝送配線40とに生 じるインダクタンス
Cuは、往路伝送配線39と復路伝送配線40とに生 じるキャパシタンス
 したがって、インダクタンスLl,Luや容量Cl,Cu ,Ciとして予め規定値が設定されていることを 前提にした場合、特性インピーダンスZleftと� ��性インピーダンスZuとを等しくするために� �本実施の形態では、(4)式を満たすように、� �路長Pinchが設定されている。
Zu=Zleft=√[Ll/(Cl+Ci/Pitch)] …(4)
 さらに本実施の形態を説明する。本実施の� ��態では、図6Aに示すように、主伝送配線37と 往路伝送配線39とをほぼ平行に配線するとと� ��にこれら両伝送配線37,39間のクロックCLK1,CLK 2を、互いに180度位相ずれさせている。これ� �より、図6B(図6AのD-D断面)に示すように、主� �送配線37に流れる電流に起因して配線37周囲� ��発生する磁界H1と、往路伝送配線39に流れる 電流に起因して配線39周囲に発生する磁界H2� �は相互にキャンセルされる。これにより、� �線37,39それぞれを流れる高周波電流による電 磁波放射ノイズ、いわゆるEMI(電磁波妨害)を� ��制することができる。

 さらには、本実施の形態では、図7Aに示� �ように、往路伝送配線39と復路伝送配線40と� ��間に主伝送配線37を相互にほぼ平行に配線� �るとともに、主伝送配線37に伝送するクロッ クの位相と、往復路伝送配線39,41に伝送する� ��ロックの位相とを180度で位相ずれさせてい� ��。これにより、図7B(図7AのE-E断面)に示すよ� ��に、主伝送配線37に流れる電流に起因して� �線37周囲に発生する磁界H1と、往路伝送配線3 9に流れる電流に起因して配線39周囲に発生す る磁界H21とは相互にキャンセルされる。同様 に、主伝送配線37に流れる電流に起因して配� ��37周囲に発生する磁界H1と、復路伝送配線40� ��流れる電流に起因して配線40周囲に発生す� �磁界H222とは相互にキャンセルされる。これ� ��より、各配線37,39,40それぞれを流れる高周� �電流に起因して生じる電磁波放射ノイズを� �制することができる。

 さらには、本実施の形態では、図8に示す ように、往路伝送配線39と復路伝送配線40と� �それぞれに、ミアンダ抵抗を設けている。� �れにより、往路伝送配線39と復路伝送配線40� ��をソケット23近傍にまで延ばして折り返す� �要がなくなる。

 さらには、本実施の形態では、図9Aに示� �ように、往路伝送配線39にダンピング抵抗60� ��設けている。これにより、往路伝送配線39� �復路伝送配線40との接続点(折り返し点)にお� ��て多少のインピーダンス不整合が生じたと� ��ても、それにより生じる信号反射の影響を� ��さく抑制することができる。

 さらには、本実施の形態では、図9Bに示� �ように、接続配線50にインダクタンス60を設� ��ている。これにより、往路伝送配線39と復� �伝送配線40との接続点で多少のインピーダン ス不整合があったとしても、それにより生じ る信号反射の影響を小さく抑制することがで きる。

 以上説明したように本実施形態では、
・リードクロックが主伝送配線37を伝送する� ��とに起因して生じるクロックの位相ずれを� ��ホスト機器20内部に設けた往路伝送配線39に よって吸収させた。
・データがデータ伝送配線38を伝送すること� ��起因して生じるクロックの位相ずれを、ホ� ��ト機器20内部に設けた復路伝送配線40によっ て吸収させた。
・装着するSDカード23が有する負荷インピー� �ンスに応じて生じるクロック位相ずれの変� �を、SDカード23の負荷に相当する容量(負荷)� �有するコンデンサ41を接続配線50に設けるこ� ��により吸収させた。

 以上の結果として、本実施形態では、
・クロックとデータとのスキューが抑制され て、データの高速伝送が可能となる。
・このようなデータ高速伝送を、カード側に ソースクロックをホスト機器20に送るための� ��ン端子を追加する必要がなく実現できる。
・データを高速伝送する場合に問題となって いたリードクロック波形の乱れに起因するデ ータ品質の低下や相互接続性の低下といった 課題も解消される。