以下、本発明の実施形態を図面に基づい� ��詳細に説明する。なお、本発明は、以下の� ��実施形態に限定されるものではない。

 《発明の実施形態1》
 図1~図5は、本発明に係るアクティブマトリ� ��ス基板及びそれを備えた液晶表示パネル並� ��にアクティブマトリクス基板の製造方法の� ��施形態1を示している。

 具体的に図1は、本実施形態の液晶表示パ ネル50の平面図であり、図2は、液晶表示パネ ル50を構成するアクティブマトリクス基板20a� ��一画素を示す平面図である。そして、図3は 、図2中のIII-III線に沿ったアクティブマトリ� ��ス基板20a及びそれを備えた液晶表示パネル5 0の断面図であり、図4は、図1中の領域Aを拡� �したアクティブマトリクス基板20aの平面図� �ある。

 液晶表示パネル50は、図1及び図3に示すよ うに、互いに対向して配置されたアクティブ マトリクス基板20a及び対向基板30と、アクテ� ��ブマトリクス基板20a及び対向基板30の間に� �示媒体層として設けられた液晶層40と、アク ティブマトリクス基板20a及び対向基板30を互� ��に接着すると共に液晶層40を封入するため� �シール材(不図示)とを備えている。

 また、液晶表示パネル50では、図1に示す� ��うに、アクティブマトリクス基板20a及び対� ��基板30aが重なる領域に画像表示を行う表示� ��域D、並びに表示領域Dの外側、すなわち、� �向基板30から露出するアクティブマトリクス 基板20aの領域に非表示領域Nがそれぞれ規定� �れている。ここで、表示領域Dは、後述する� ��画素電極6に対応する画像の最小単位である 画素がマトリクス状に複数配列して構成され ている。また、非表示領域Nには、図1に示す� ��うに、ゲートドライバ21及びソースドライ� �22が設けられている。

 アクティブマトリクス基板20aは、図2及び 図3に示すように、表示領域Dにおいて、絶縁� ��板10a上に互いに平行に延びるように第1配線 として設けられた複数のゲート線1aと、各ゲ� ��ト線1aの間に互いに平行に延びるように第2� ��線として設けられた複数の容量線1bと、各� �ート線1a及び各容量線1bを覆うように設けら� ��たゲート絶縁膜11と、ゲート絶縁膜11上に各 ゲート線1aと直交する方向に互いに平行に延� ��るように設けられた複数のソース線3aと、� �ゲート線1a及び各ソース線3aの交差部分にそ� ��ぞれ設けられた複数のTFT5と、各TFT5及び各� �ース線3aを覆うように設けられた層間絶縁膜 12と、層間絶縁膜12上にマトリクス状に設け� �れた複数の画素電極6と、各画素電極6を覆う ように設けられた配向膜(不図示)とを備えて� ��る。

 TFT5は、図2及び図3に示すように、各ゲー� ��線1aの側方に突出した部分であるゲート電� �Gと、ゲート電極Gを覆うように設けられたゲ ート絶縁膜11と、ゲート絶縁膜11上でゲート� �極Gに対応する位置に島状に設けられた半導� ��層2と、半導体層2上で互いに対峙するよう� �設けられたソース電極3aa及びドレイン電極3b とを備えている。ここで、ソース電極3aaは、 図2に示すように、各ソース線3aの側方に突出 した部分である。また、ドレイン電極3bは、� ��2に示すように、容量線1bに重なる領域まで� ��設されることにより補助容量を構成すると� ��に、容量線1b上で層間絶縁膜12に形成された コンタクトホール12aを介して画素電極6に接� �されている。

 また、アクティブマトリクス基板20aでは� ��図1に示すように、非表示領域Nにおいて、� �ゲート線1aがゲートドライバ21に接続される� ��うに延び、各ソース線3aがソースドライバ22 に接続されるように延びている。さらに、ア クティブマトリクス基板20aの非表示領域Nに� �、図1に示すように、ソースドライバ22から� �示領域Dの右辺に沿って延びるように容量幹� ��3cが第3配線として設けられている。

 容量幹線3cには、図4に示すように、ゲー� ��絶縁膜(不図示)に形成されたコンタクトホ� �ル11aを介して各容量線1bのコンタクト部Cが� �続されている。なお、各容量線1bの各端部に は、広幅なコンタクト部C(例えば、100μm×200μ m程度)が設けられている。また、容量幹線3c� �線幅は、例えば、500μm~700μm程度である。こ� ��で、ゲート線1aの線幅は、例えば、後述す� �複線部Waにおいて、15μm程度であり、後述す� ��単線部Wbにおいて、30μm程度であり、また、 容量線1bの線幅は、例えば、20μm程度である� �

 各ゲート線1aには、(図1及び)図4に示すよ� ��に、容量幹線3cに重なる部分において、互� �に連結された複線部Wa及び単線部Wbが設けら� ��ている。なお、各複線部Waにおいて、ゲー� �線1aの間隔は、50μm程度である。そして、各� ��ート線1aに設けられた複線部Wa及び単線部Wb� ��、図4に示すように、互いに隣り合うように 配置されている。ここで、容量幹線3cと各容� ��線1bとを接続するためのコンタクトホール11 a及びコンタクト部Cは、図4に示すように、表 示領域D側の隣り合う単線部Wbの間に設けられ ている。なお、隣り合う単線部Wbの間隔は、� ��えば、300μm程度であり、隣り合う複線部Wa� �間隔(例えば、220μm程度)よりも広くなってい る。そして、複線部Waの一方(単線部Wbと連結� ��れていない側)の端部は、図4に示すように� �容量幹線3cから露出している。

 また、容量幹線3cには、図4に示すように� ��複線部Wa(を構成する各配線部W)に直交する� �うにスリットSaが設けられ、単線部Wa(を構成 する配線部W)に直交するように複数のスリッ� ��Sbが設けられている。すなわち、スリットSa 及びスリットSbは、容量幹線3cの延びる方向� �沿って設けられている。ここで、スリットSa の大きさは、例えば、8μm×100μm程度であり、 スリットSbの大きさは、例えば、8μm×50μm程� �である。また、スリットSbの間隔は、例えば 、45μm程度である。

 対向基板30は、図3に示すように、絶縁基� ��10bと、絶縁基板10b上に格子状に設けられた� ��ラックマトリクス16と、ブラックマトリク� �16の各格子間にそれぞれ設けられた赤色層、 緑色層及び青色層を含むカラーフィルタ17と� ��ブラックマトリクス16及びカラーフィルタ17 を覆うように設けられた共通電極18と、共通� ��極18上に柱状に設けられたフォトスペーサ(� ��図示)と、共通電極18を覆うように設けられ� ��配向膜(不図示)とを備えている。

 液晶層40は、電気光学特性を有するネマ� �ックの液晶材料などにより構成されている� �

 上記構成の液晶表示パネル50では、各画� �において、ゲートドライバ21からゲート信号 がゲート線1aを介してゲート電極Gに送られて 、TFT5がオン状態になったときに、ソースド� �イバ22からソース信号がソース線3aを介して� ��ース電極3aaに送られて、半導体層2及びドレ イン電極3bを介して、画素電極6に所定の電荷 が書き込まれる。このとき、アクティブマト リクス基板20aの各画素電極6と対向基板30の共 通電極18との間において電位差が生じ、液晶� ��40に所定の電圧が印加される。そして、液� �表示パネル50では、液晶層40に印加する電圧� ��大きさによって液晶層40の配向状態を変え� �ことにより、液晶層40の光透過率を調整して 画像が表示される。

 次に、本実施形態のアクティブマトリク� ��基板20a及び液晶表示パネル50の製造方法及� �修正方法について一例を挙げて説明する。� �実施形態の製造方法は、アクティブマトリ� �ス基板作製工程、対向基板作製工程、シー� �材描画工程、液晶滴下工程、貼り合わせ工� �、検査工程及び修正工程を備える。

 <アクティブマトリクス基板作製工程>
 まず、ガラス基板などの絶縁基板10aの基板� ��体に、スパッタリング法により、チタン膜� ��アルミニウム膜及びチタン膜などを順に成� ��し、その後、フォトリソグラフィによりパ� ��ーニングして、ゲート線1a、ゲート電極G及� ��容量線1bを厚さ4000Å程度に形成する。

 続いて、ゲート線1a、ゲート電極G及び容� ��線1bが形成された基板全体に、プラズマCVD(C hemical Vapor Deposition)法により、窒化シリコン 膜などを成膜し、ゲート絶縁膜11を厚さ4000Å 程度に形成する。

 さらに、ゲート絶縁膜11が形成された基板� �体に、プラズマCVD法により、真性アモルフ� �スシリコン膜、及びリンがドープされたn ⁺ アモルファスシリコン膜を連続して成膜し、 その後、フォトリソグラフィによりゲート電 極G上に島状にパターニングして、厚さ2000Å� ��度の真性アモルファスシリコン層、及び厚� ��500Å程度のn ⁺ アモルファスシリコン層が積層された半導体 形成層を形成する。

 そして、上記半導体形成層が形成された� ��板全体に、スパッタリング法により、アル� ��ニウム膜及びチタン膜などを成膜し、その� ��、フォトリソグラフィによりパターニング� ��て、ソース線3a、ソース電極3aa、ドレイン� �極3b及び容量幹線3cを厚さ2000Å程度に形成す る。

 続いて、ソース電極3aa及びドレイン電極3b� �マスクとして上記半導体形成層のn ⁺ アモルファスシリコン層をエッチングするこ とにより、チャネル部をパターニングして、 半導体層2及びそれを備えたTFT5を形成する。

 さらに、TFT5が形成された基板全体に、ス ピンコート法により、例えば、アクリル系の 感光性樹脂を塗布し、その塗布された感光性 樹脂をフォトマスクを介して露光した後に、 現像することにより、ドレイン電極3b上にコ� ��タクトホール12aをパターニングされた層間� ��縁膜12を厚さ2μm~3μm程度に形成する。

 そして、層間絶縁膜12上の基板全体に、� �パッタリング法により、ITO(Indium Tin Oxide)膜 を成膜し、その後、フォトリソグラフィによ りパターニングして、画素電極6を厚さ1000Å� ��度に形成する。

 最後に、画素電極6が形成された基板全体 に、印刷法によりポリイミド樹脂を塗布し、 その後、ラビング処理を行って、配向膜を厚 さ1000Å程度に形成する。

 以上のようにして、アクティブマトリク� ��基板20aを作製することができる。

 <対向基板作製工程>
 まず、ガラス基板などの絶縁基板10bの基板� ��体に、スピンコート法により、例えば、カ� ��ボンなどの微粒子が分散されたネガ型のア� ��リル系の感光性樹脂を塗布し、その塗布さ� ��た感光性樹脂をフォトマスクを介して露光� ��た後に、現像することにより、ブラックマ� ��リクス16を厚さ1.5μm程度に形成する。

 続いて、ブラックマトリクス16が形成さ� �た基板上に、例えば、赤、緑又は青に着色� �れたネガ型のアクリル系の感光性樹脂を塗� �し、その塗布された感光性樹脂をフォトマ� �クを介して露光した後に、現像することに� �りパターニングして、選択した色の着色層(� ��えば、赤色層)を厚さ2.0μm程度に形成する。 さらに、他の2色についても同様な工程を繰� �返して、他の2色の着色層(例えば、緑色層及 び青色層)を厚さ2.0μm程度に形成して、カラ� �フィルタ17を形成する。

 さらに、カラーフィルタ17が形成された� �板上に、スパッタリング法により、例えば� �ITO膜を成膜して、共通電極18を厚さ1500Å程� �に形成する。

 その後、共通電極18が形成された基板全� �に、スピンコート法により、ポジ型のフェ� �ールノボラック系の感光性樹脂を塗布し、� �の塗布された感光性樹脂をフォトマスクを� �して露光した後に、現像することにより、� �ォトスペーサを厚さ4μm程度に形成する。

 最後に、上記フォトスペーサが形成され� ��基板全体に、印刷法によりポリイミド系樹� ��を塗布し、その後、ラビング処理を行って� ��配向膜を厚さ1000Å程度に形成する。

 以上のようにして、対向基板30を作製す� �ことができる。

 <シール材描画工程>
 例えば、ディスペンサを用いて、上記対向� ��板作製工程で作製された対向基板30に、紫� �線硬化及び熱硬化併用型樹脂などにより構� �されたシール材を枠状に描画する。

 <液晶滴下工程>
 上記シール描画工程でシール材が描画され� ��対向基板30におけるシール材の内側の領域� �液晶材料を滴下する。

 <貼り合わせ工程>
 まず、上記液晶滴下工程で液晶材料が滴下� ��れた対向基板30と、上記アクティブマトリ� �ス基板作製工程で作製されたアクティブマ� �リクス基板20aとを、減圧下で貼り合わせた� �に、その貼り合わせた貼合体を大気圧に開� �することにより、貼合体の表面を加圧する� �

 続いて、上記貼合体に挟持されたシール� ��にUV光を照射した後に、その貼合体を加熱� �ることによりシール材を硬化させる。

 以上のようにして、液晶表示パネル50(検� ��前)を製造することができる。その後、製造 された各液晶表示パネル50に対して、下記の� ��査工程を行い、容量幹線3c及びゲート線1aが 短絡した画素が検知された場合には、下記の 修正工程を行うことにより、欠陥を修正する 。なお、下記の検査工程において、短絡欠陥 などが検知されなかった正常な液晶表示パネ ル、及び下記の修正工程において、短絡欠陥 が修正された液晶表示パネルには、その後、 ゲートドライバ21及びソースドライバ22が実� �される。ここで、図5は、欠陥修正後のアク� ��ィブマトリクス基板20aの図4に対応する平面 図である。

 <検査工程>
 上記製造された液晶表示パネル50において� �各ゲート線1aにバイアス電圧-10V、周期16.7msec 、パルス幅50μsecの+15Vのパルス電圧のゲート� ��査信号を入力して全てのTFT5をオン状態にす ると共に、各ソース線3aに16.7msec毎に極性が� �転する±2Vの電位のソース検査信号を入力す� ��ことにより各TFT5を介して画素電極6にソー� �検査信号を入力する。そして、同時に、共� �電極18に直流で-1Vの電位の共通電極検査信号 を入力することにより、各画素電極6と共通� �極18との間の液晶層40に電圧を印加して、各� ��素電極6により構成される画素が点灯状態に なる。このとき、例えば、ノーマリブラック モード(電圧無印加時に黒表示)の液晶表示パ� ��ル50では、表示画面が黒表示から白表示と� �る。ここで、パーティクルP(図5参照)などに� ��り、容量幹線3c及びゲート線1aが短絡した場 合には、TFT5のオン/オフ制御が機能しなくな� ��、表示領域Dにゲート線に沿った表示ムラが 発生するので、容量幹線3cを基板側から顕微� ��などで目視確認することにより、短絡欠陥X が検知される。

 <修正工程>
 図5に示すように、短絡欠陥Xが検知された� �ート線1aの複線部Waを構成する配線部Wにおい て、領域Laに容量幹線3cのスリットSaを介して 、及び領域Lbに、例えば、YAGレーザから発振� ��れたレーザ光をそれぞれ照射することによ� ��、ゲート線1aから複線部の短絡欠陥Xの部分� ��分離する。これにより、容量幹線3c及びゲ� �ト線1aの間の短絡を解消することができる。

 以上説明したように、本実施形態のアク� ��ィブマトリクス基板20a及びそれを液晶表示� ��ネル50並びにそれらの製造方法によれば、� �ゲート線1aには、容量幹線3cに重なる部分に� ��いて、互いに連結された複線部Wa及び単線� �Wbが設けられ、各ゲート線1aに設けられた複� ��部Wa及び単線部Wbが互いに隣り合うように配 置されているので、隣り合う単線部Wbの間隔� ��、隣り合う複線部Waの間隔よりも広くなっ� �いる。そして、容量線1b及び容量幹線3cを接� ��するためにゲート絶縁膜11に形成されたコ� �タクトホール11aが、ゲート線1aの隣り合う単 線部Wbの間に設けられているので、ゲート線1 a及び容量線1bの間の短絡を抑制することがで きる。さらに、検査工程において、容量幹線 3cとゲート線1aの複線部WaとがパーティクルP� �より短絡した短絡欠陥Xが検出された場合に� ��、修正工程において、容量幹線3cに設けら� �たスリットSaを介してゲート線1aの複線部Wa� �レーザ光を照射することにより、ゲート線1a から複線部Waの短絡欠陥Xの部分が分離される ので、ゲート線1a及び容量幹線3cの間の短絡� �陥を修正することができる。したがって、� �ート線及び容量線の間の短絡を抑制して、� �ート線及び容量幹線の間の短絡欠陥を修正� �ることができる。

 また、本実施形態によれば、複線部Waの� �方の端部が容量幹線3cから露出しているので 、レーザ光の誤照射などによる容量幹線3cの� ��損を抑制して、複線部Wbの一方の端部をレ� �ザ光の照射により切断することができる。

 また、本実施形態によれば、容量幹線3c� �単線部Wbと交差するように複数のスリットSb� ��複数形成されているので、容量幹線3cとゲ� �ト線1aの単線部Wbとがパーティクルなどによ� ��短絡して短絡欠陥が発生した場合には、容� ��幹線3cに設けられた複数のスリットSbのうち 、短絡欠陥に隣り合って配置する一対のスリ ットSbの両端部が互いに連結するようにレー� ��光を照射することにより、容量幹線3cから� �絡欠陥の部分を分離することができ、容量� �線3cとゲート線1aの単線部Wbとの間の短絡を� �消することができる。

 また、本実施形態によれば、容量線1b及� �容量幹線3cを接続するためのコンタクトホー ル11aが表示領域D側に設けられているので、� �容量線1bの長さを短く設計することができる 。

 また、本実施形態によれば、スリットSa� �びSbが容量幹線3cの延びる方向に沿って設け� ��れているので、スリットSa及びSbの配置によ る容量幹線3cの電気抵抗の増加を抑制するこ� ��ができる。

 《発明の実施形態2》
 図6は、本実施形態のアクティブマトリクス 基板20bの図4に対応する平面図である。なお� �以下の実施形態において、図1~図5と同じ部� �については同じ符号を付して、その詳細な� �明を省略する。

 上記実施形態1のアクティブマトリクス基 板20aでは、図4に示すように、ゲート線1aの複 線部Waを切断するためのスリットSaが複線部Wb を構成する各配線部Wに一体に交差するよう� �設けられていたが、本実施形態のアクティ� �マトリクス基板20bでは、図6に示すように、� ��ート線1aの複線部Waを切断するためのスリッ トScが複線部Wbを構成する各配線部W毎に離間� ��て交差するように設けられている。

 本実施形態のアクティブマトリクス基板2 0b及びそれを液晶表示パネル並びにそれらの� ��造方法によれば、スリットScが各配線部W毎� ��離間して設けられているので、容量幹線3c� �おけるスリットScの占有面積が小さくなり、 容量幹線3cの電気抵抗の増加を抑制すること� ��できると共に、上記実施形態1と同様に、ゲ ート線及び容量線の間の短絡を抑制して、ゲ ート線及び容量幹線の間の短絡欠陥を修正す ることができる。

 《発明の実施形態3》
 図7は、本実施形態のアクティブマトリクス 基板20cの図4に対応する平面図である。

 上記実施形態1のアクティブマトリクス基 板20a及び実施形態2のアクティブマトリクス20 bでは、図4及び図6にそれぞれ示すように、コ ンタクトホール11aが容量幹線3cの表示領域D側 に1つ設けられていたが、本実施形態のアク� �ィブマトリクス基板20cでは、図7に示すよう� ��、コンタクトホール11aが容量幹線3cの表示� �域D側だけでなく、容量幹線3cの表示領域Dと� ��対側にも設けられている。

 本実施形態のアクティブマトリクス基板2 0c及びそれを液晶表示パネル並びにそれらの� ��造方法によれば、上記実施形態1及び2と同� �に、ゲート線及び容量線の間の短絡を抑制� �て、ゲート線及び容量幹線の間の短絡欠陥� �修正することができる。

 《発明の実施形態4》
 図8は、本実施形態のアクティブマトリクス 基板20dの図4に対応する平面図である。

 上記実施形態1のアクティブマトリクス基 板20a、実施形態2のアクティブマトリクス20b� �び実施形態3のアクティブマトリクス基板20c� ��は、図4、図6及び図7にそれぞれ示すように� ��コンタクトホール11aが容量幹線3cの幅方向� �端部に設けられていたが、本実施形態のア� �ティブマトリクス基板20dでは、図8に示すよ� ��に、コンタクトホール11aが容量幹線3cの幅� �向の中央部に設けられている。

 本実施形態のアクティブマトリクス基板2 0d及びそれを液晶表示パネル並びにそれらの� ��造方法によれば、上記実施形態1、2及び3と� ��様に、ゲート線及び容量線の間の短絡を抑� ��して、ゲート線及び容量幹線の間の短絡欠� ��を修正することができる。

 なお、本発明は、上記各実施形態のよう� ��、容量幹線3cにおけるコンタクトホール11a� �位置が適宜変更できるので、対向基板30に設 けられたフォトスペーサの位置に重ならない ように、アクティブマトリクス基板上のコン タクトホール11aの位置を設計することができ る。

 また、上記各実施形態では、アクティブ� ��トリクス基板及び対向基板を貼り合わせた� ��晶表示パネルに対して点灯検査により検査� ��程を行った後に、修正工程を行う製造方法� ��例示したが、本発明は、アクティブマトリ� ��ス基板に対して導通検査などによる検査工� ��を行った後に、修正工程を行う製造方法に� ��適用することができる。