以下、図面を参照しつつ、本発明の具体� ��な実施形態を説明することにより、本発明� ��明らかにする。

 図1(a)及び(b)は、本発明の第1の実施形態� �かかる積層セラミックコンデンサの正面断� �図及び外観を示す斜視図である。

 積層セラミックコンデンサ1は、直方体状 のセラミック素体2を有する。セラミック素� �2は、複数のセラミック層を有し、内部に後� ��する第1,第2の内部電極3,4及び第1,第2の内部� ��体7,8を有する。

 上記セラミック素体2は、適宜の誘電体セ ラミックスから成る。誘電体セラミックスと しては、例えば、チタン酸バリウム系誘電体 セラミックスやチタン酸カルシウム系誘電体 セラミックスなどが挙げられる。

 セラミック素体2の第1の主面2aと、第1の� �面2aと対向する第2の主面2bと結ぶ方向がセラ ミック層の積層方向である。具体的には、セ ラミック素体2は、複数枚のセラミックグリ� �ンシートを、内部電極用導電ペーストや内� �導体用導電ペーストとともに積層し、一体� �成することにより得られる。

 図1では、積層セラミックコンデンサ1は� �2の主面2bが下面、第1の主面2aが上面となる� �うな向きに図示されている。

 セラミック素体2内においては、複数の第 1の内部電極3と、複数の第2の内部電極4とが� �上記積層方向において交互に配置されてい� �。隣り合う第1,第2の内部電極3,4が、セラミ� �ク層を介して重なり合っている。図1(a)の破� ��Bで示す領域が、複数の第1の内部電極3と複� ��の第2の内部電極4とがセラミック層を介し� �重なり合っている領域、すなわち静電容量� �取り出すための有効領域に相当する。

 なお、有効領域Bの上端は、図1(a)におい� �、最上部の第2の内部電極4の上方に位置して いる第1の内部導体7が設けられている高さ位� ��であるが、図示を容易とするために、有効� ��域Bの上端の破線は、該第1の内部導体7より� ��上方に位置するように描かれている。

 同様に、有効領域Bの下端は、第2の内部� �極4とセラミック層を介して重なり合ってい� ��第1の内部電極3のうち最下層の第1の内部電� ��3が配置されている高さ位置であるが、有効 領域Bの下端は、最下層の第1の内部電極3より も下方に位置するように図示されている。

 セラミック素体の第1の端面2cに複数の第1 の内部電極3が引き出されており、第1の端面2 cと反対側の第2の端面2dに複数の第2の内部電� ��4が引き出されている。

 本実施形態は、有効領域Bは第1の端面2c側 に寄せられている。すなわち、第1,第2の内部 電極3,4がセラミック層を介して重なり合って いる部分が、セラミック素体2の長さ方向に� �いて第1の端面2c側に寄せられて形成されて� �る。なお、長さ方向とは、第1,第2の端面2c,2d を結ぶ方向をいうものとする。

 第1の端面2c及び第2の端面2dを覆うように� ��それぞれ、第1,第2の外部端子電極5,6が形成� ��れている。

 第1,第2の外部端子電極5,6は、それぞれ、� ��1の端面2c及び第2の端面2d上に位置している� ��1,第2の端面部5a,6aを有する。第1の端面部5a� �連なるように、第1の回り込み部5bが設けら� �ている。第1の回り込み部5bは、セラミック� �体2の第1,第2の主面2a,2b上に至っている。同� �に、第2の外部端子電極6もまた、第2の端面� �6aに連なるように設けられた第2の回り込み� �6bを有する。第2の回り込み部6bは、第1,第2の 主面2a,2b上に至っている。

 セラミック素体2内においては、有効領域 Bの積層方向外側の双方の領域において、第1, 第2の内部導体7,8が形成されている。第1の内� ��導体7は、第1,第2の主面2a,2bと平行に延び、� ��つ第1の端面2cに引き出されている。第2の内 部導体8は、第1,第2の主面2a,2bに平行に延び、 第2の端面2dに引き出されている。

 セラミック素体2内においては、有効領域 Bの積層方向外側のうち一方の領域、図1(a)で� ��、第1の主面2a側の領域において、第1の内部 導体7と第2の内部導体8とからなる内部導体対 が二対形成されている。下方側の内部導体対 の第1の内部導体7は、直下に位置する第2の内 部電極4とセラミック層を介して積層されて� �るため、また該第1の内部導体7が端面2cに引� ��出されているため、第1の内部電極としても 機能する。従って、有効領域Bは、第1の内部� ��極をも兼ねている第1の内部導体7が設けら� �ている高さ位置に至っている。

 他方、有効領域Bの積層方向外側の他方の 領域、すなわち下方側の領域においても、二 対の内部導体対が設けられている。

 上記第1,第2の内部電極3,4及び第1,第2の内� ��導体7,8は、金属からなる。このような金属� ��しては、Ni、Cu、Ag、Pd、AuまたはAg-Pd合金な� ��を用いることができる。第1,第2の内部導体7 ,8は、好ましくは、第1,第2の内部電極3,4と同� ��材料から成る。その場合には、材料の種類� ��少なくすることができ、製造工程の簡略化� ��果たすことができる。もっとも第1,第2の内� ��導体7,8は、第1,第2の内部電極3,4と異なる金� ��により形成されてもよい。

 第1,第2の内部電極3,4及び第1,第2の内部導� ��7,8の厚みは特に限定されないが、焼成後に� ��いて0.5~2.0μm程度であることが好ましい。厚 みが厚くなりすぎると、セラミック層どうし の剥離が生じやすくなることがあり、薄くな りすぎると、カバレッジが低下して静電容量 が低下することがある。

 上記第1,第2の外部端子電極5,6は、Cu、Ni、 Ag、Pd、AuまたはAg-Pd合金などの適宜の金属も� ��くは合金から成る。外部端子電極5,6は、複� ��の電極層を積層した構造を有していてもよ� ��。また、第1,第2の内部電極3,4がNiから成る� �合、第1,第2の外部端子電極5,6は、CuまたはNi� ��どの卑金属から成ることが好ましい。その� ��合には、内部電極3,4と、外部端子電極5,6と� ��接合性を高めることができる。また、内部� ��極がNiから成り、かつ外部端子電極5,6が複� �の電極層から成る場合には、セラミック素� �上に形成される電極層がCuまたはNiのような� ��金属から成ることが好ましい。

 外部端子電極5,6は、導電ペーストの塗布� ��き付けにより、あるいはメッキもしくはス� ��ッタリングなどの薄膜形成法などの適宜の� ��法により形成することができる。導電ペー� ��トの塗布焼き付けにより外部端子電極5,6を� ��成する場合、セラミック素体2を得るための 焼成工程前に導電ペーストを塗布し、焼成に 際し、同時に導電ペーストを焼き付けて外部 端子電極5,6を形成してもよい。あるいは焼成 により得られたセラミック素体2に導電ペー� �トを塗布し、焼き付けることにより、外部� �子電極5,6を形成してもよい。

 外部端子電極5,6の厚み、特に最も厚い部� ��の厚みは、特に限定されないが、20~100μmで� ��ることが好ましい。

 上記外部端子電極5,6の外表面には、メッ� ��膜が形成されてもよい。メッキ膜としては� ��例えば、Cu、Ni、Ag、Pd、Ag-Pd合金またはAuな� ��の適宜の金属を用いることができる。メッ� ��層の厚みは、1~10μmであることが好ましい。 1μm以下では、外部端子電極5,6の表面を確実� �メッキ膜で覆うことが困難となり、メッキ� �形成による効果を充分に得られないことが� �り、10μmを超えると、コストが高くつくおそ れがある。また、外部端子電極5,6の外表面と メッキ膜との間に応力緩和用の樹脂層が形成 されていてもよい。

 上記積層セラミックコンデンサ1の特徴は、 積層セラミックコンデンサ1の長さ方向に沿� �寸法をL、長さ方向に沿う第1,第2の内部電極3 ,4の各長さ寸法をX ₁ ,X ₂ 、第1の端面2cと、第1の内部導体7の第2の端面 側端部との間の距離をY ₁ 、第2の端面2dと、第2の内部導体8の第1の端面 側の端部との間の距離をY ₂ とし、第1の外部端子電極5の上記長さ方向外� ��端部から第1の回り込み部5bの先端までの距� ��をE ₁ 、第2の外部端子電極6の上記長さ方向外側の� ��部から第2の回り込み部6bの先端までの距離� ��E ₂ としたときに、Y ₂ <E ₂ <L-Y ₁ <X ₁ とされていることにある。それによって、外 部からの機械的応力や温度変化による熱応力 が加わり、クラックが生じたとしても、該ク ラックに起因する短絡を防止することができ る。これを、図2を参照して説明する。

 図2は、積層セラミックコンデンサ1が実� �された後にできる基板がたわんだりして、� �械的応力が加わったり、あるいは外部の温� �変化による熱応力が加わり、クラックが生� �た場合の状態を示す模式的正面断面図であ� �。セラミック素体2に上記のような応力が加� ��った際、応力は、第1,第2の外部端子電極5,6� ��端縁部分から生じることが多い。この場合� ��積層セラミックコンデンサ1では、セラミッ ク素体2内のクラック耐性が、第1の端面2c側� �第2の端面2d側とで異なっている。第2の端面2 d側においては、第1,第2の内部導体7,8間のギ� �ップGが存在する。従って、クラック耐性が� ��第1の回り込み部5bの先端近傍に比べ、第2の 回り込み部6bの先端近傍において低くなって� ��るため、クラックCは、第2の回り込み部6bの 先端から、セラミック素体2内に延びる。

 この場合、E ₂ <Y ₂ (E ₂ <L-Y ₁ )とされているため、クラックは、上記ギャ� �プGを通り内側に延びる。そして、クラックC が、ギャップGを超えて、セラミック素体2の� ��層方向中央に至っている部分では、同電位� ��接続される第2の内部電極4のみが位置して� �る。従って、クラックCが発生したとしても� ��異なる電位に接続される内部電極3,4が接続� ��れないため、短絡不良を防止することがで� ��る。

 なお、上記寸法関係を満たす限り、クラッ� ��の発生による短絡を防止することができる� ��、上記長さ方向寸法Lが約1.0~3.2μmの場合、(L -X ₁ )は0.25~0.85μm程度、E ₂ は、0.2~0.8μm程度、ギャップGの長さ方向に沿� ��寸法は約0.2~0.8μm程度であることが好ましい 。また、E ₁ =E ₂ であることが好ましい。

 なお、積層セラミックコンデンサ1の製造 方法についてはとくに限定されない。例えば 、下記の製造方法により得ることができる。 まず、複数枚のセラミックグリーンシートを 用意する。セラミックグリーンシート上に第 1の内部電極3を形成するための導電ペースト� ��スクリーン印刷する。同様に、他のセラミ� ��クグリーンシート上に、第2の内部電極4を� �成するための導電ペーストをスクリーン印� �する。さらに別のセラミックグリーンシー� �に、第1,第2の内部導体7,8を得るための導電� �ーストをスクリーン印刷する。これらのセ� �ミックグリーンシートを各複数枚積層し、� �層方向外側に、無地のセラミックグリーン� �ートを適宜の枚数積層し、セラミック積層� �を得る。

 実際の製造に際しては、複数の積層セラ� ��ックコンデンサ1を得るためのマザーのセラ ミックグリーンシートが積層され、上記積層 体として、マザーの積層体を得る。そして、 このマザーのセラミック積層体を厚み方向に 加圧した後、個々の積層セラミックコンデン サ単位のセラミック積層体に切断する。得ら れたセラミック積層体を焼成し、セラミック 素体2を得る。セラミック素体2の外表面に導� ��ペーストを付与し、焼き付けることにより� ��外部端子電極5,6を得ることができる。

 第1の実施形態の積層セラミックコンデンサ 1のように、本発明においては、積層セラミ� �ク電子部品において、上記寸方比とするこ� �により、すなわちY ₂ <E ₂ <L-Y ₁ <L-X ₁ とすることにより、クラックによる短絡不良 を確実に防止することができる。このような 構造の積層セラミック電子部品については、 上記実施形態に限らず、図3~図5に示す第2~第4 の実施形態のように、適宜変形することがで きる。

 図3に示す第2の実施形態の積層セラミック� �ンデンサ21では、第1の内部電極23と第2の内� �電極24との長さが等しくされている。すなわ ちX ₁ =X ₂ である。そのため、有効領域Bはセラミック� �体2内において、長さ方向中央に配置されて� ��る。この場合においても、上述した式を満� ��す限り、クラックが生じたとしても、クラ� ��クは異なる電位に接続される第1,第2電極間� ��またがって生じない。従って、第1の実施形 態と同様に、短絡不良を確実に防止すること ができる。

 第2の実施形態では、第1の内部電極23と第 2の内部電極24とを得るための導電パターンを 等しくすることができるので、対称性を高め ることができ、実装に際してツームストーン 現象が生じ難い。また、生産性を高めること ができる。

 もっとも、第1の実施形態の積層セラミッ クコンデンサ1では、有効領域Bが第1の端面2c� ��に寄せられているため、第2の端面2d側にお� ��てあえてクラックCが生じやすくされ、それ によってもクラックによる短絡不良をより一 層確実に防止することができ、好ましい。

 第2の実施形態の積層セラミックコンデン サ21は、その他の点においては、第1の実施形 態の積層セラミックコンデンサ1と同様であ� �。従って、同一の部分については、同一の� �照番号を付することにより、その詳細な説� �は省略することとする。

 図4に示す第3の実施形態の積層セラミッ� �コンデンサ31では、有効領域Bの片側にのみ� �2対の内部導体対が設けられおり、積層方向� ��側の反対側の領域には、第1,第2の内部導体3 7,38から成る内部導体対が設けられていない� �とを除いては、第1の実施形態の積層セラミ� ��クコンデンサ1と同様である。このように、 第1,第2の内部導体37,38から成る内部導体対は� ��有効領域Bの積層方向外側のうち片側にのみ 形成されてもよい。この場合には、実装に際 し、方向性を考慮することが望ましい。その ため、第1の主面2aまたは第2の主面2bにマーク を印刷することが好ましい。このような方向 性を認識させるための構造を設けることが好 ましい。それによって、積層セラミックコン デンサ31を、第2の主面2b側から実装すること� ��より、クラックの発生による短絡防止効果� ��確実に得ることができる。

 図5に示す第4の実施形態にかかる積層セ� �ミックコンデンサ41では、第1,第2の内部導体 47,48が浮き導体とされている。すなわち、第1 の内部導体47及び第2の内部導体48の双方が、� ��ラミック素体2の端面2c及び2dのいずれにも� �き出されていない。このように、第1,第2の� �部導体47,48は、外部端子電極5や外部端子電� �6に電気的に接続されず浮き導体とされてい� ��もよい。その場合には、内部導体47,48によ� �浮遊容量を小さくすることができる。

 なお、上述してきた第1~第4の実施形態で� ��、積層セラミックコンデンサにつき説明し� ��が、静電容量を取得するための第1,第2の内� ��電極はセラミック層を介して積層されてい� ��セラミック多層基板などのコンデンサ部分� ��構成されている積層セラミック電子部品一� ��に本発明を適用することができる。